文本输入法设计实例课件.ppt

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1、内容简介基本知识回顾3-8译码器VHDL文本输入法设计分频器VHDL文本输入法设计一、基本知识回顾1、概述原理图输入法并非严格意义上的自顶而下的数字系统设计方法，这种设计方法仅适用于小型数字系统，而VHDL文本输入法则适用于任何规模的数字系统设计，能够大大简化设计任务，可以自行设计所需要的逻辑电路，实现真正意义上的创新。2、VHDL程序基本结构实体类似于电路原理图中所定义的模块符号，从外面看器件外貌，有输入端口和输出端口，也可以定义参数；结构体则具体地指明设计单元的行为、元件及内部的连接关系，结构体对设计单元的输入输出关系可以用3种方式进行描

2、述，即行为描述、寄存器传输描述和结构描述。3、VHDL语言的基本语句（1）顺序描述语句WAIT语句、IF语句、CASE语句、LOOP语句、EXIT语句、RETURN语句、NULL语句、REPORT语句等（2）并行语句进程语句、块语句、并行过程调用语句、断、并行信号赋值语句、信号代入语句、生成语句等二、VHDL文本输入法设计3-8译码器关于实验原理、输入输出真值表及硬件准备与原理图输入法设计3-8译码器完全一样，在此不赘述。VHDL文本输入设计法和原理图输入设计的步骤除了设计输入有所不同，其余步骤基本相同，这里仅提供设计输入的步骤及VHDL源代

3、码。编辑VHDL文本文件的步骤1、建立文件夹选择路径，建立工作库目录文件夹。比如建立文件夹为D：/SHIJIAN/DECODER2、输入源程序（1）打开QuartusII，选择File/New命令。在New窗口中的DeviceDesignFiles中选择硬件设计文件类型为VHDLFile,单击OK按钮后进入VHDL文本编辑窗口。（2）在文本编辑窗输入如下源代码：（3）文本存盘选择File/SaveAs命令，找到已设立的文件夹D:/SHIJIAN/DECODER，存盘文件名应与实体名一致，即decoder.vhd，然后进入建立工程项目流程。后面

4、的建立工程项目、编译综合、仿真及硬件测试步骤请参阅原理图输入设计全过程特别提醒：和原理图输入设计一样，编译成功后，打开译码器VHDL文本输入界面，选择File菜单的Create/Update选项下的CreateSymbolFilesforCurrentFile,将当前文件变成一个包装好的单一元件decoder.bsf，并被放置在工程文件夹中以备层次化设计中使用。思考题１、修改上述３-8译码器的VHDL源代码，设计4-16线译码器，并在实验系统进行验证。２、仿照下图所示真值表,利用VHDL文本输入法设计8-3优先权编码器。（注意：输入Ein用带

5、自锁的按键K5控制）真值表参考源代码三、分频器VHDL文本输入法设计设计任务：利用VHDL文本输入法设计分频器,输入采用标准的4.194304MHz时钟，输出为8.192KHz.通过实验系统予以验证，频率仍采用虚拟示波器观测。参考VHDL源代码思考题利用VHDL文本输入法设计一个带进位的3位加法器，它由S2的8位拨动开关中的6位做加数和被加数的输入，低位进位的输入为板上的KEY5，6位输入分别在Led灯上显示，其中LD1-LD3表示加数，LD5-LD7表示被加数，相加后的结果通过LD13到LD16表示，LD13表示进位。