EDA-D触发器的设计.doc

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1、南京工程学院通信工程学院实验报告课程名称TCP/IP实验项目名称多进程并发服务器编程实验学生班级媒通111实验学生姓名陆春萍实验学生学号208110509实验时间2013.10.25实验地点信息楼C216实验成绩评定指导教师签名年月日一、实验目的学习在maxplusⅡ下用VHDL语言设计简单时序电路与功能仿真的方法。二、验仪器设备1、PC机一台2、maxplusⅡ。三、实验要求1、预习教材中的相关内容，编写出D触发器的VHDL源程序。2熟悉maxplus软件使用方法3、用VHDL语言输入方式完成电路设计，编译、仿真。四、实验内容及参考实验步骤（一）

2、、设计输入1、开机，进入maxplusⅡ。2、为本工程设计建立一个工程文件夹，file之projiect，name之dff1;3、建立设计文件。选择File菜单之New项，选择文件类型，本设计选择VHDFile。建立一个文本编辑文件4、点击OK,输入源程序：5、保存文件。注意，必须保存为vhd类型，且文件名与源程序的实体名相同。（二）、编译1、编译。点击StartCompilation按钮进行编译。如果发现错误，改正后再次编译。（三）、仿真1、建立波形文件。选择File菜单之New项，选择waveformeditfile的SCF文件类型，建立一个波

3、形文件2、设定仿真时间：选择菜单file的EndTime…50us,.设定仿真时间域。3、输入端口信号。选择菜单node的enternodesfromsnf项，在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。4、编辑输入波形。在输入端口加上适当的信号，以便在输出端进行观察。5、保存文件。6、进行仿真。点击StartSimulation按钮进行仿真。7、仿真输出波形：五、VHDL语言的设计流程设计输入、编译、仿真六、时序电路的设计方法编辑和输入设计文件、创建工程、全程编译前约束项目设置、全程综合与编译、仿真测试