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1、集成电路设计与开发DesignandDevelopmentofIC用于高速ADC的低抖动时钟稳定电路1,2222张红周述涛,张奉江,张正(11常州信息职业技术学院,江苏常州213164;21中国电子科技集团公司第二十四研究所模拟集成电路国家重点实验室,重庆400060;)摘要:介绍了一种用于高速ADC的低抖动时钟稳定电路。这个电路由延迟锁相环(DLL)来实现。这个DLL有两个功能:一是通过把一个时钟沿固定精确延迟半个周期,再与另一个沿组成一个新的时钟来调节时钟占空比到50%左右;二是调节时钟抖动。该电路采用0135LmCMOS工艺,在CadenceSpectre环
2、境下进行仿真验证,对一个8bit、250Msps采样率的ADC,常温下得到的时钟抖动小于0125psrms(典型的均方根)。关键词:高速A/D转换器;延迟锁相环;占空比稳定;时钟抖动中图分类号:TN432文献标识码:A文章编号:1003-353X(2008)12-1143-05LowJitterClockStabilizerforHigh-SpeedADC1,2222ZhangHong,ZhouShutao,ZhangFengjiang,ZhangZhengfan(11ChangzhouCollegeofInformationTechnology,Changzho
3、u213164,China;21NationalLaboratoryofAnalogthIC,The24ResearchInstitute,CETC,Chongqing400060,China)Abstract:Alowjitterclockstabilizerofahigh-speedADCwasdescribed.Thecircuitwasrealizedbydelay-lockedloop(DLL).TheDLLhastwofunctions:firstly,itcanadjusttheclockdutycycletoabout50%bydelayingth
4、eclockedgeexactlyandstablyathalfaperiod,thenwithanotherclockedge,anewclockisformed;secondly,itcanadjustthetimejitter.Thecircuitwasfabricatedina0135LmCOMSprocess,anditissimulatedintheenvironmentofCadenceSpectre.ForanADCwhosesamplingrateis250Msps,thetimejitterislowerthan0125psrms(typica
5、lrootmeansquare).Keywords:highspeedA/Dconverter;delay-lockedloop(DLL);dutycyclestabilizer(DCS);timejitterEEACC:2570D展,尤其是能直接进行中频采样的高分辨率数据转0引言换器的上市,对稳定的采样时钟的需求越来越迫近年来,由于半导体技术、数字信号处理技术切。随着通信系统中的时钟速度迈入吉赫兹级,相及通信技术的飞速发展,A/D、D/A转换器近年也位噪声和时钟抖动成为模拟设计中十分关键的因呈现高速发展的趋势。随着数字信号处理技术在高素。分辨率图像、视频处理及无
6、线通信等领域的广泛应为了保证电子系统的数据采集、控制反馈和数用,对高速、高精度、基于标准COMS工艺的可嵌字处理的能力和性能,现代军用电子系统对A/D入式ADC的需求日益迫切。此外对于正在兴起的转换器的要求也越来越高。尤其是军事数据通信系基于IP库设计和片上系统(SOC)集成研究来说,统、数据采集系统对高速、高分辨率A/D转换器对低功耗、小面积、低电压以及可嵌入设计的的需求在不断增加,时钟占空比稳定电路作为高ADC核心模块需求更甚。速、高精度A/D转换器的核心单元,对转换器的由于高速、高精度A/D转换器(ADC)的发信噪比(RSN)和有效位(ENOB)等性能起至关
7、重December2008SemiconductorTechnologyVol133No1121143张红等:用于高速ADC的低抖动时钟稳定电路要的作用,要保证高速、高精度A/D转换器的性-RSN1020能,必须首先保证采样编码时钟具有合适的占空比tjitter=2Pf(2)analog和很小的抖动。只要在模拟输入频率增大时观察到信噪比下降,就可以很方便地使用数据转换器(特别是模数1时钟稳定电路转换器ADC),通过快速傅里叶变换(FFT)技术相位噪声和抖动是对同一种现象的两种不同的计算出信噪比。从总噪声中减去ADC产生的噪声,定量方式。在理想情况下,一个频率固定的
8、完美的就可
