利用verilog硬件语言设计一个数字频率计电路.doc

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1、EDA实验报告一．实验目的利用verilog硬件语言设计一个数字频率计电路，掌握采用顶层原理图设计复杂逻辑电路的方法，熟悉原理图的仿真和信号的检测方法。二．实验内容利用verilog语言编写十进制计数器、数字频率计控制电路和四位二进制锁存器，然后将他们分别生成原理图，最后构成一个数字频率及电路并进行仿真。三．实验总结通过本次实验，我学会了如何使用Quartus进行verilog语言的编程，也学会了如何对verilog的程序进行仿真，在仿真过程中还学会了如何对几个端口进行编组，以及如何对一组端口设置波形，还有设置时钟

2、的波形。最重要的是这次实验主要是生成block原理图，我也掌握采用顶层原理图设计复杂逻辑电路的方法，我还学会了如何由verilog程序生成block图，也学会了如何对block图进行仿真。总的来说，这次实验让我学到了很多知识，我获益匪浅！