资源描述：
《《高性能浮点乘法的设计》.pdf》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、中国电力教育2007年研究综述与技术论坛专刊高性能浮点乘法的设计王永夏宏(华北电力大学计算机科学与技术学院,北京102206)摘要:本文介绍了一种符合IEEE754浮点标准的全流水结构的32位浮点乘法器,在该浮点乘法器中,提出一种Booth编码的华莱士树压缩结构,减小了关键路径延时,明显地提高了浮点乘法器的性能,且结构更规则,易于VLSI实现。整个设计采用VerilogHDL语言结构级描述实现。关键词:Booth编码;浮点乘法;华莱士树浮点乘法器是现代微处理器的重要协处理器部件,是实择。符号位可以采用一个异或操作完成相乘;尾数位相乘可时图像处理和数字信号处
2、理的核心,它对系统的运算速度有以看成两个24位的定点数相乘,通过舍入预测,booth编码和[1]很大影响,因此人们对提高浮点乘法器的性能进行了大量华莱士树技术实现,从而提高乘法性能。设计一个32位的的研究。浮点乘法器的关键是设计一个24位乘24位的乘法器。在高速数字信号处理器(DSP)、微处理器和RSIC等各类芯片中,乘法器是必不可少的算术逻辑单元。乘法器往往处于关键延时路径中,为实现流水线的正常工作,乘法运算往往需要在一个时钟周期内完成。为了满足便携式设备的要求,高速低功耗的乘法器的设计尤为重要。本文采用了双路浮点乘法结构,通过采用Booth编码的华莱士
3、树4:2列压缩结构和高性能浮点快速舍入方法,设计出并行高速低功耗的浮点乘法。一、背景知识图1浮点乘法器实现简图遵守IEEE754标准的浮点乘法器与定点乘法器相比,不仅要进行阶码运算,而且其尾数部分的运算,IEEE单精度浮1.阶码计算点乘法的尾数部分计算,是将两个24位的无符号二进制数由于浮点乘法的阶码以偏码形式表示,因此乘积阶码的相乘,得到一个48位的乘积,进行舍入和规格化操作后,得计算中,要包括减127,使乘积阶码结果仍然以偏码形式表到正确的结果。示。为了判断上溢和下溢,需要对阶码的计算进行两位符号24位的无符号二进制数相乘最简单的实现是24个部分扩展。
4、积移位加的策略。采用改进Booth编码只需要很少的逻辑就阶码相加逻辑,如表1所示,其中操作数f1阶码用A表可以将部分积的数量减少为13,接下来的工作是对这些部分示,操作数f2阶码用B,An和Bn表示阶码的第n位。积进行相加。部分积的相加的方法可以分为阵列和树型结表1[2]构,已有文献研究了两种结构的优劣,得出树型结构在延+00A7A6A5A4A3A2A1A0迟、面积以及布局布线等方面均要优于阵列结构的结论。+00B7B6B5B4B3B2B1B0二、32位浮点乘法的设计-0001111111由前述可知,浮点乘法是依靠两个操作数的尾数相乘,以及它们的相应的阶的
5、相加来实现的。尾数的乘法和阶的减法转换为加法,如表2所示。加法可以同时进行,图1表示出了浮点乘法器实现简图。对表2于32位的浮点乘法器来说,其阶为8位,因而可以用一个10+00A7A6A5A4A3A2A1A0位(符号扩展两位)的组合加法,用进位选择加法器(CSA)来+00B7B6B5B4B3B2B1B0实现,通过乘积区间的判断对乘积结果的阶进行正确的选+1110000001作者简介:王永(1982-),男,山西兴县人,华北电力大学计算机科学与技术学院计算机应用专业05级硕士研究生。高性能浮点乘法的设计229101-A上溢,下溢可以根据下面的逻辑式进行判断:
6、110-AH8=E[7]&E[6]&E[5]&E[4]&E[3]&E[2]&E[1]&E[0];111-0～OverS=H8(E[9])&E[8];Y8=E[7]E[6]E[5]E[4]E[3]E[2]E[1]E[0];(2)压缩部分积～UnderS=Y8E[9]&E[8];[4]部分积的相加采用WallaceTree,它可以将乘法的时间此处:E表示上述三个数相加的结果,E[n](n为0～9)复杂度变成log(23)N。在部分积的每列有不同数量的操作表示乘积阶码的第n位,n从0开始;符号&表示逻辑与,符数相加,最简单的办法可以采用矩阵加法器来完成,但它的号
7、表示逻辑或,符号表示逻辑非。溢出时,UnderS和OverS关键路径延时较长。而WallaceTree主要是通过并行计算部等于1。分乘积来提高芯片的工作速度。因此,本文采用优化的华莱由于最后乘积在[1,4)区间内,最后结果需要规格化,从士树结构来实现部分积的相加。所有的部分积都采用4:2而需要对阶码要加1调整,为了增加并行性,减少关键路径压缩率压缩。长度,对阶码的计算使用组合加法,即计算A+B和A+B+4:2压缩器乘法器是通过将具有相同权值的4个部分积减1,根据最后乘积所在区间进行选择。少至两个来提高并行度。对于编码后产生的13个部分积,经第2.尾数的计算
8、1级压缩后,输出8个部分积。在经过第2级4:2压缩器、第3级在设计
