资源描述：
《ASIC逻辑综合ppt课件.ppt》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、第7章ASIC逻辑综合7.1综合原理和思想7.2可综合代码的编写规范7.3综合步骤7.4综合的若干问题及解决7.1综合原理和思想1综合简介在集成电路设计领域，综合是指设计人员使用高级设计语言对系统逻辑功能的描述，在一个包含众多结构、功能、性能均已知的逻辑元件的逻辑单元库的支持下，将其转换成使用这些基本的逻辑单元组成的逻辑网络结构实现。这个过程一方面是在保证系统逻辑功能的情况下进行高级设计语言到逻辑网表的转换，另一方面是根据约束条件对逻辑网表进行时序和面积的优化。在实际的ASIC设计流程中，逻辑综合将使用硬件逻辑描述语言如verilog、VHDL等描
2、述的寄存器传输级(RTL)描述，转换成使用逻辑单元库中基本逻辑单元描述的门级网表电路，如下图所示。图中，逻辑单元库由提供后端支持的厂商提供。逻辑单元库中包括实现逻辑电路所需的具体的逻辑基本单元，如与门、非门和触发器等，并定义了它们的电气特性。在综合过程中，综合工具一方面根据这些基本的逻辑单元组成和RTL模型所描述一致的逻辑电路，另一方面根据这些逻辑单元的电气特性对电路进行优化。ASIC设计流程是一个层次化和逐步抽象化的体系结构，其中每个层次的设计，既是对上层设计的实现，同时也是对下层设计的抽象描述。在ASIC设计过程中，每一个阶段对逻辑电路有各自的
3、表现形式。在各个阶段中，逻辑电路被分别表示为功能定义和需求，寄存器传输级描述、门级描述、版图及最后样片成品，如下图所示。2寄存器传输级电路和门级电路从上图可以看出，综合是将逻辑电路的寄存器传输级表现形式转换成为门级网表的表现形式。综合的输入是寄存器传输级电路描述，综合的输出是门级网表。寄存器传输级电路描述是对门级网表的抽象，门级网表是采用实际的逻辑库单元对寄存器传输级电路的实现。门级网表主要包含两个部分：第一个部分是实现逻辑功能的基本逻辑单元及它们之间的连接方式；第二个部分是这些逻辑单元的时序关系。7.2可综合代码的编写规范采用硬件描述语言对逻辑进
4、行描述分两种：一种是行为级描述，一种是寄存器传输级描述。通常设计中采用的是寄存器传输级描述，因此，本节所讲的可综合代码指可综合的寄存器传输级代码。编写RTL级代码必须能够被综合工具很好地综合成逻辑电路，并且保证满足时序和资源要求。良好的RTL级代码编写风格能够在代码综合时较快地满足时序的要求，同时避免综合过程中出现的问题，保证综合出来的网表电路同RTL级代码功能的一致性。本节主要介绍RTL代码的编写方法同综合出的电路之间的对应关系，使在编写RTL级代码模型的过程中能够得到综合阶段的信息反馈，从而得到高质量的设计。优先级的if语句设计例：四选一的逻辑
5、，采用多个连续的if判断。modulemult_if(a,b,c,d,sel,z);inputa,b,c,d;input[3:0]sel;outputz;regz;always@(aorborcordorsel)beginz=0;if(sel[0])z=a;if(sel[1])z=b;if(sel[2])z=c;if(sel[3])z=d;endendmodule无优先级的if语句设计例：四选一的逻辑，采用单个if…else…的结构。modulesingle_if(a,b,c,d,sel,z);inputa,b,c,d;input[3:0]sel;
6、outputz;regz;always@(aorborcordorsel)beginz=0;if(sel[3])z=d;elseif(sel[2])z=c;elseif(sel[1])z=b;elseif(sel[0])z=a;endendmodule一些设计的基本规则模块划分：为了提高综合阶段的效率，前端设计必须为综合创造良好的条件，从而在综合阶段能够较快地得到较好的综合结果。在前端RTL设计中，合理的模块划分能够很大地提高综合的结果，减少综合编译的时间，简化脚本的编写和约束条件的设置。模块划分时应注意一下规则：（1）就单个模块而言，首先应注意大
7、小合适的原则。虽然综合工具对单个模块的大小没有严格的限制。但如果模块太大，会增加综合编译和优化的时间，降低效率。（2）模块划分应注意模块的复用性。可复用的模块设计可以减轻模块整合和测试的工作量。模块的复用性设计应注意模块接口的标准化和模块内部的参数化。（3）模块的输出信号采用寄存器方式输出。输出信号采用寄存器方式输出能够使模块综合时输入的信号延时估计更加容易，也有易于子模块综合出较好的结果。（4）将功能上相关联的组合逻辑尽可能放入一个模块中，在自下而上的综合过程中，综合工具能够很好地处理模块内部的时序优化问题，而处于模块边缘的组合逻辑分布在不同的逻
8、辑模块中会导致时序预估不准确，从而增加了综合的复杂程度。如下图所示。组合逻辑输入敏感表：在用always描述的组合逻辑中，
