数字系统设计与verilog HDL 第7章ppt课件.ppt

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1、第7章Verilog行为语句主要内容◆过程语句（initial、always）◆块语句（begin-end、fork-join）◆赋值语句（assign、=、<=）◆条件语句（if-else、case、casez、casex）◆循环语句（for、forever、repeat、while）◆编译指示语句（`define、`include、`ifdef、`else、`endif）◆任务（task）与函数（function）◆顺序执行与并发执行VerilogHDL行为语句类别语句可综合性过程语句initialalways√块语句串行块begin-end√并行块fork-jo

2、in赋值语句持续赋值assign√过程赋值=、<=√条件语句if-else√case√循环语句for√repeatwhileforever编译向导语句`define√`include√`ifdef,`else,`endif√7.1过程语句initialalways在一个模块（module）中，使用initial和always语句的次数是不受限制的。initial语句常用于仿真中的初始化，initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。always过程语句使用模板always@(<敏感信号表达式event-expression>)beg

3、in//过程赋值//if-else，case，casex，casez选择语句//while，repeat，for循环//task，function调用end“always”过程语句通常是带有触发条件的，触发条件写在敏感信号表达式中，只有当触发条件满足时，其后的“begin-end”块语句才能被执行。敏感信号表达式“event-expression”敏感信号表达式又称事件表达式或敏感信号列表，即当该表达式中变量的值改变时，就会引发块内语句的执行。因此敏感信号表达式中应列出影响块内取值的所有信号。若有两个或两个以上信号时，它们之间用“or”连接。例如：@(a)//当信号a

4、的值发生改变@(aorb)//当信号a或信号b的值发生改变@(posedgeclock)//当clock的上升沿到来时@(negedgeclock)//当clock的下降沿到来时@(posedgeclkornegedgereset)//当clk的上升沿到来或reset信号的下降沿到来敏感信号列表举例（4选1数据选择器）modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)//敏感信

5、号列表case(sel)2'b00:out=in0;2'b01:out=in1;2'b10:out=in2;2'b11:out=in3;default:out=2'bx;endcaseendmoduleposedge和negedge关键字对于时序电路，事件通常是由时钟边沿触发的，为表达边沿这个概念，Verilog提供了posedge和negedge关键字来描述。比如：【例】同步置数、同步清零的计数器modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset

6、;reg[7:0]out;always@(posedgeclk)//clk上升沿触发beginif(!reset)out=8'h00;//同步清0，低电平有效elseif(load)out=data;//同步预置elseout=out+1;//计数endendmodule7.2块语句块语句通常用来将两条或多条语句组合在一起，使其在格式上看更像一条语句。begin_end语句：用来标示顺序执行的语句，顺序块fork_join语句：用来标示并行执行的块，并行块1)顺序块由关键词begin开始，end结束顺序块中的语句是一条一条执行，只有前面的语句执行完后，后面的语句才能执

7、行（内嵌套延迟和非阻塞赋值除外）。如果语句中包含有延迟或事件控制，那么延迟总是相对于上一条语句完成的时间的。[例]beginb=a;c=b;end[例]beginb=a;#10c=b;endinitialbegin#2Stream=1;#5Stream=0;#3Stream=1;#4Stream=0;#2Stream=1;#5Stream=0;end若仿真开始时间为10单位2)并行块由关键词fork，join声明块内语句并发执行语句执行的顺序是由各语句的延迟和事件控制决定的。语句中的延迟和事件控制是相对于语句的开始执行时间决定的。并行块和顺序块之间的