北邮数电上实验报告.doc

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1、北京邮电大学数字电路与逻辑设计实验学院：班级：姓名：学号：班内序号：实验一QuartusII原理图输入法设计一、实验目的：(1)熟悉QuartusII原理图输入法进行电路设计和仿真。(2)掌握QuartusII图形模块单元的生成与调(3)熟悉实验板的使用二、实验所用器材：(1)计算机(2)直流稳压电源(3)数字系统与逻辑设计实验开发板三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下

2、载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。(3)用VHDL语言实现全加器。四、实验原理图和实验波形图1、全加器实验原理图。2、全加器实验波形图。五、仿真波形分析由仿真波形可以看出，当a,b,ci有两个或者两个以上为1时，产生进位，即co输出为1，而输出s则是当a,b,ci输入偶数个1时为0，奇数个1时为1，满足实验原理，仿真波形正确。实验三VHDL组合逻辑电路设计一、实验目的：(1)熟悉QuartusII原理图输入法进行电路设计和仿真。(2)掌握QuartusII图形模块单元的生成

3、与调(3)熟悉实验板的使用二、实验所用器材：(1)计算机(2)直流稳压电源(3)数字系统与逻辑设计实验开发板三、实验任务要求(1)用VHDL语言设计将8421计数器，分频器和数码管译码器连接使用，实现在指定数码管滚动显示0-9，其余数码管不亮，并带有清零功能，并下载到实验板显示计数结果。四、实验VHDL代码和仿真波形图(1)VHDL代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityxianshiispo

4、rt(clk,clr:instd_logic;b:outstd_logic_vector(6downto0);cat:outstd_logic_vector(5downto0));endxianshi;architectureaofxianshiissignalctmp:std_logic_vector(3downto0);signaltmp:integerrange0to;signalclktmp:std_logic;signale:std_logic_vector(6downto0);beginp1:p

5、rocess(clk,clr)beginifclr='0'thentmp<=0;elsifclk'eventandclk='1'theniftmp=thentmp<=0;clktmp<=notclktmp;elsetmp<=tmp+1;endif;endif;endprocessp1;p2:process(clktmp)beginifclr='0'thenctmp<="0000";elsif(clktmp'eventandclktmp='1')thenifctmp="1001"thenctmp<="0000

6、";elsectmp<=ctmp+1;endif;endif;endprocessp2;p3:process(ctmp,clr)beginif(clr='0')thencat<="";elsecasectmpiswhen"0000"=>e<="";--0when"0001"=>e<="";--1when"0010"=>e<="";--2when"0011"=>e<="";--3when"0100"=>e<="";--4when"0101"=>e<="";--5when"0110"=>e<="";--6whe

7、n"0111"=>e<="";--7when"1000"=>e<="";--8when"1001"=>e<="";--9whenothers=>e<="";endcase;cat<="";endif;b<=e;endprocessp3;(2)仿真波形图五、仿真波形分析由仿真波形图可以看出，输出cat始终未，只有第三个数码管亮，输出b在循环变化，b控制数码管显示不同的数字，所以这是一个0~9滚动显示数码管的波形图。六、模块端口说明及连接图实验四VHDL组合逻辑电路设计一、实验目的：(1)熟悉QuartusII

8、原理图输入法进行电路设计和仿真。(2)掌握QuartusII图形模块单元的生成与调(3)熟悉实验板的使用二、实验所用器材：(1)计算机(2)直流稳压电源(3)数字系统与逻辑设计实验开发板三、实验任务要求（1）用VHDL语言设计并实现一个8×8点阵行扫描控制器，要求从上至下逐行循环点亮点阵（红色或绿色均可），每行点亮时间为0.5秒。（2）用VHDL语言设计并实现一个8×8点阵行扫描控制器，要求从上至下逐行点亮点阵，