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1、第3章Verilog基本语法硬件描述语言和数字系统设计3.1VerilogHDL基本模块说明3.2VerilogHDL中的词汇约定3.3VerilogHDL数据类型3.4VerilogHDL运算符主要内容:23.1VerilogHDL基本模块说明module能够表示：物理块，如IC或ASIC单元逻辑块，如一个CPU设计的ALU部分整个系统每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。module是层次化设计的基本构件逻辑描述放在module内部3Veri
2、log模块(module)结构基本要素知识点：3.1.1端口信息3.1.2输入/输出说明3.1.3逻辑功能描述43.1.1端口信息1，端口在模块名字后的括号中列出3，端口可以说明为input,output及inout2，端口等价于硬件的引脚(pin)模块通过端口与外部通信5Verilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：-1.端口信息：modulecombination(a,b,c,d);-2.输入/输出说明：inputa,b,c;outputd;-//输入/输出端口信号类型声明，缺省为wir
3、e型：-3.内部信号：wirex;-4.功能定义：assignd=a
4、x;assignx=(b&~c);endmodule3.1.2端口说明63.1.3逻辑功能描述modulemux2to1(out,a,b,sel);inputa,b,sel;outputout;wireout;assignout=(sel)?b:a;endmodule两路选择器的RTL级描述1：7两路选择器的RTL级描述2：modulemux2to1(out,a,b,sel);inputa,b,sel;outputout;regout;always@(selorao
5、rb)if(!sel)out=a;elseout=b;endmodule81.端口信息2.输入/输出说明3.逻辑功能描述（实例化实现功能描述）实例化(moduleinstances):9modulemux2to1(out,a,b,sl);inputa,b,sl;outputout;notu1(nsl,sl);andu2(sela,a,nsl);andu3(selb,b,sl);oru4(out,sela,selb);endmodule两路选择器的门级描述-实例化：10请在下面的空格中填入适当的符号使其成为右图的Verilog模块：mo
6、duleblock1(a,b,—,—,—);input—,—,—;——d,—;assignd=a
7、(b&~c);assigne=(b&~c);_______练习:编写VerilogHDL模块abcde11moduleblock1(a,b,c,d,e);inputa,b,c;outputd,e;assignd=a
8、(b&~c);assigne=(b&~c);endmodule练习答案:编写VerilogHDL模块abcde123.2VerilogHDL中的词汇约定知识点：3.2.1术语及定义3.2.2空白符和注释3.2.3Verilog
9、采用的四值逻辑系统3.2.4整数常量和实数常量3.2.5字符串3.2.6标识符3.2.7系统任务及函数3.2.8编译指导3.2.9文本包含3.2.10文本替换133.2.1术语及定义1.空白符：空格、tabs及换行2.标志符(Identifier):Verilog中对象(如模块或信号)的名字3.LSB：最低有效位(Leasesignificantbit)4.MSB：最高有效位(Mostsignificantbit)143.2.2空白符和注释moduleMUX2_1(out,a,b,sel);//Portdeclarationsoutp
10、utout;inputsel;//controlinputinputb,a;/*datainputs*/wiresel_,a1,b1;/*Thenetlistlogicselectsinput”a”whensel=0anditselects”b”whensel=1.*/notnot1(sel_,sel);andand1(a1,a,sel_)；andand2(b1,b,sel);oror1(out,a1,b1);endmodule格式自由使用空白符提高可读性及代码组织。Verilog忽略空白符除非用于分开其它的语言标记。多行注释，在/*
11、*/内单行注释到行末结束153.2.3Verilog采用的四值逻辑系统’0’,Low,False,LogicLow,Ground,VSS,NegativeAssertion‘1’,High,True,LogicHigh,
