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时间:2020-09-13
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1、EDA技术实用教程第2章FPGA/CPLD结构与应用2.1概述基本门组合电路时序电路图2-1基本PLD器件的原理结构图2.1概述2.1.1可编程逻辑器件的发展历程PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA2.1概述2.1.2可编程逻辑器件的分类图2-2PLD按集成度分类2.2简单可编程逻辑器件原理2.2.1电路符号表示图2-3常用
2、逻辑门符号与现有国标符号的对照2.2简单可编程逻辑器件原理2.2.1电路符号表示图2-4PLD的互补缓冲器图2-5PLD的互补输入图2-6PLD中与阵列表示2.2简单可编程逻辑器件原理2.2.1电路符号表示图2-7PLD中或阵列的表示图2-8阵列线连接表示2.2简单可编程逻辑器件原理2.2.2PROM图2-9PROM基本结构2.2简单可编程逻辑器件原理2.2.2PROM图2-10PROM的逻辑阵列结构2.2简单可编程逻辑器件原理2.2.2PROM图2-11PROM表达的PLD阵列图2.2简单可编程逻辑器件原理2.2.2PRO
3、M图2-12用PROM完成半加器逻辑阵列2.2简单可编程逻辑器件原理2.2.3PLA图2-13PLA逻辑阵列示意图2.2简单可编程逻辑器件原理2.2.3PLA图2-14PLA与PROM的比较2.2简单可编程逻辑器件原理2.2.4PAL图2-16PAL的常用表示图2-15PAL结构图2-17一种PAL16V8的部分结构图图2-15GAL16V8结构2.2.5GAL2.2简单PLD结构原理2.2.5GAL结构原理(1)寄存器模式2.2简单PLD结构原理(2)复合模式1、组合输出双向口结构2.2简单PLD结构原理(2)复合模式2、
4、组合输出结构2.2简单PLD结构原理(3)简单模式1、反馈输入结构2.2简单PLD结构原理(3)简单模式2、输出反馈结构2.2简单PLD结构原理(3)简单模式3、输出结构KX康芯科技2.3CPLD的结构与工作原理图2-26MAX7128S的结构1.逻辑阵列块(LAB)2.3CPLD的结构与工作原理2.宏单元MAX7000系列中的宏单元逻辑阵列乘积项选择矩阵可编程寄存器三种时钟输入模式全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟2.3CPLD的结构与工作原理图2-27MAX3000A系列的单个宏单
5、元结构2.3CPLD的结构与工作原理图2-28共享扩展乘积项结构3.扩展乘积项2.3CPLD的结构与工作原理3.扩展乘积项图2-29并联扩展项馈送方式2.3CPLD的结构与工作原理4.可编程连线阵列(PIA)图2-30PIA信号布线到LAB的方式KX康芯科技2.3CPLD的结构与工作原理5.I/O控制块图2-31EPM7128S器件的I/O控制块2.4FPGA的结构与工作原理2.4.1查找表逻辑结构图2-32FPGA查找表单元图2-33FPGA查找表单元内部结构2.4.2CycloneIII系列器件的结构与原理1、LEKX康
6、芯科技2.4FPGA的结构与工作原理图2-35CycloneLE普通模式2.4.2CycloneIII系列器件的结构与原理2.4.2CycloneIII系列器件的结构与原理2、LAB2.4.2CycloneIII系列器件的结构与原理KX康芯科技图2-37CycloneLAB结构2.4.2CycloneIII系列器件的结构与原理2.4.2CycloneIII系列器件的结构与原理2.4.2CycloneIII系列器件的结构与原理3、嵌入式存储器:RAM、ROM、FIFO4、嵌入式乘法器:5、时钟控制2.4.2CycloneIII
7、系列器件的结构与原理2.5硬件测试技术2.5.1内部逻辑测试图2-43边界扫描电路结构2.5.2JTAG边界扫描测试2.5.2JTAG边界扫描测试图2-45JTAGBST系统内部结构2.5.2JTAG边界扫描测试图2-46TAP控制器状态图2.5硬件测试技术图2-47JTAGBST选择命令模式时序2.5.2JTAG边界扫描测试2.5.3嵌入式逻辑分析仪2.6FPGA/CPLD产品概述2.6.1Lattice公司CPLD器件系列1.ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系
8、列ispLSI8000/8000V系列ispLSI5000V系列2.ispMACH4000系列3.LatticeEC&ECP系列IspMACH4000Z、ispMACH4000V、ispMACH4000Z2.6FPGA/CPLD产品概述2.6.2Xilinx公司的FPGA和CPLD器件系列
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