数电实验-组合逻辑电路.doc

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1、个人收集整理勿做商业用途实验六组合逻辑电路一、实验目的1、掌握组合逻辑电路的分析、设计方法与测试方法2、了解组合电路的冒险现象及其消除方法二、实验原理1、组合电路是最常见的逻辑电路，用一些门电路可以实现具有一定功能的组合逻辑电路。2、可以用一些常用的门电路来组合成具有其它功能的门电路。例如，根据与门的逻辑表达式由上式可知，可以用两个与非门组合成一个与门.采用不同的种类、不同数量的门电路还可以组合成更复杂的逻辑关系。3、组合电路的分析是根据所给的逻辑电路,写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能.4、组合电路的设计是根据所要求的逻辑功

2、能，确定输入与输出之间的逻辑关系，写出逻辑函数表达式，最后绘出逻辑电路。值得注意的是,组合电路设计过程是在理想情况下进行的,即假设一切器件均没有延迟效应，但实际上并非如此，信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因，各器件延迟时间的离散性很大,这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象（简称险象）。本实验仅对逻辑冒险中的静态0型与1型冒险进行研究。（a）简单组合电路(b）输入A变化时的波形图图6—10型静态险象电路如图6-1所示电路其输出函数，在电路达到稳定时，即静

3、态时，输出F总是1。然而在输入A变化时（动态时）从图6—1（b）可见，在输出Z的某些瞬间会出现0,即当Ａ经历1→0的变化时，Z出现窄脉冲,即电路存在静态0型险象。同理，如6—2所示电路，Z＝，存在有静态1型险象。个人收集整理勿做商业用途图6-2I型静态险象进一步研究得知，对于任何复杂的按“与或”或“或与”函数式构成的组合电路中,只要能成为或的形式，必然存在险象.为了消除此险象，可以增加校正项,前者的校正项为被赋值各变量的“乘积项”，后者的校正项为被赋值各变量的“和项".还可以用卡诺图的方法来判断组合电路是否存在静态险象,以及找出校正项来消除静态险象。三、实验设备

4、与器件1、＋5V直流电源2、双踪示波器3、连续脉冲源4、逻辑电平开关5、0-1指示器6、CC4011×3CC4030×1CC4071×1四、实验内容1、分析、测试用与非门CC4011组成的半加器的逻辑功能(1)写出图6-3的逻辑表达式图6—3是由与非门组成的半加器电路图6-3由与非门组成的半加器电路（2)根据表达式列出真值表,添出表6-1中的Z1、Z2、Z3、S、C。并画出卡诺图判断能否简化。表6-1ABZ1Z2ZSSC00011011个人收集整理勿做商业用途0101S=C=(3）根据6—3，在实验板上选定两个14P插座，插好两片CC4011,并接好连线,A、B

5、两输入接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入插口。按表6-2的要求进行逻辑状态的测试，并将结果填入表中,同时与上面真值表进行比较，看两者是否一致。表6—2ABSC00011011图6-4半加器电路2、分析、测试用异或门CC4030和与非门CC4011组成的半加器逻辑电路根据半加器的逻辑表达式可知，半加的和S是A、B的异或，而进位C是A、B的相与,故半加器可用一个集成异或门和二个与非门组成，如图6—4所示。测试方法同1、(3)项,将测试结果填入自拟表格（可参照表6—2）中，并验证逻辑功能。3、分析、测试全加器的逻辑电路（1)写出图6-5电路的逻辑表

6、达式图6-5由与非门组成的全加器电路S=X1=X2=X3=个人收集整理勿做商业用途Si=Ci=（2）列出真值表,填入表6-3中表6-3AiBiCi-1SX1X2X3SiCi000010100110001011101111（3）根据真值表画出逻辑函数Si、Ci的卡诺图BiCi—100011110Si=Ai01BiCi-100011110Ci=（4)按图6—5要求，选择与非门并接线,进行测试，将测试结果填入表6-4中，并与上面真值表6-3进行比较，看逻辑功能是否一致.表6-4AiBiCi-1SiCi000010100110001011101111个人收集整理勿做商业

7、用途4、设计、测试用异或门、与非门和或门组成的全加器逻辑电路.根据全加器的逻辑表达式全加和进位根据反演律可知一位全加器可以用两个异或门、四个与非门、一个或门组成。（请自己按照反演律进行变换）（1）画出用异或门、与非门和或门等门电路实现的全加器逻辑电路。（2）按所画的原理图，选择器件，并在实验板上接线.（3）进行逻辑功能测试,将测试结果填写入自拟表格中（可以参照表6—4）,判断测试是否正确.5、观察冒险现象按图6—6接线，当B=1,C=1时,A输入矩形波（f=1MHz以上），用示波器观察Z输出波形.并用添加冗余项的方法消除冒险现象。五、实验预习要求1、复习组合逻辑

8、电路的分析方法。2、复习