阵列除法器的设计

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1、沈阳航空航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2011年1月14日沈阳航空航天大学课程设计报告目录第1章总体设计方案11.1设计原理11.2设计思路31.3设计环境4第2章详细设计方案72.1顶层方案图的设计与实现72.1.1创建顶层图形设计文件72.1.2器件的选择与引脚锁定82.1.3编译、综合、适配92.2功能模块的设计与实现92.3仿真调试11第3章编程下载与硬件测试143.1编程下载143.2硬件测试及结果分析14参考文献16附录（

2、电路原理图）17-21-沈阳航空航天大学课程设计报告第1章总体设计方案1.1设计原理阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。可控加法／减法(CAS)单元的逻辑电路图如图1.1所示。图1.1可控加法／减法(CAS)单元的逻辑图CAS单元的输入与输出关系可用如下一组逻辑方程来表示：Si＝Ai⊕(Bi⊕P)⨁CCi＋1＝(Ai＋Ci)∙(Bi⊕P)＋AiCi当P＝0时，就得到我们熟悉的一位全加器(FA)的公式：Si＝Ai⊕Bi⊕CiCi＋1＝Ai

3、Bi＋BiCi＋AiCi当P＝1时，则得求差公式：Si＝Ai⨁Bi'⨁CiCi＋1＝AiBi'＋Bi'Ci＋AiCi其中Bi'＝Bi⨁1。在减法情况下,输入Ci称为借位输入,而Ci＋1称为借位输出。-21-沈阳航空航天大学课程设计报告不恢复余数的除法也称加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。本

4、实验就采用加减交替的方法设计阵列除法器。图1.2所示的就是8位除8位不恢复余数阵列除法器的逻辑原理图。图1.24位除4位阵列除法器-21-沈阳航空航天大学课程设计报告1.2设计思路不恢复余数阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。由图1.2可知，被除数x=0.x7x6x5x4x3x2x1，它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数y=0.y7y6y5y4y3y2y1，它沿对角线方向进入这个阵列。这是因为，在除法中将所需要的部分余数保持固定，而将除数沿对角线右移。商q=0.q7q6q5q4q3q2q1，它在阵列的左边产生。余数

5、r=0.00r6r5r4r3r2r1，它在阵列的最下一行产生。最上面一行所执行的初始操作一定是减法。因此最上面一行的控制性P固定置成“1”。减法是用2的补码运算来实现的，这时右端各CAS单元上的反馈线用作初始的进位输入，即最低位加“1”。每一行最左边的单元的进位输出决定着商的数值。将当前的商反馈到下一行，我们就能确定下一行的操作。由于进位输出信号指示出当前的部分余数的符号，因此，它将决定下一行的操作将进行加法还是减法。对不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位)传播，同时所有行在它们的进位链上都是串行连接。阵列除法器的设计采用原理图设计输入方式，

6、经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。1.3设计环境（1）硬件环境•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。-21-沈阳航空航天大学课程设计报告

7、COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC机，也可实时监控数据流状态及正确与否,实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。·XCV200实验板在COP2000实验仪中的FPGA实验板主要用于设计性实验和课程设计实验，它的核心器件是20万门XCV200的FPGA芯片。用FPGA实验板可设计8位16位