第八章可编程逻辑器件(2).ppt

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1、第八章可编程逻辑器件第八章可编程逻辑器件（PLD,ProgrammableLogicDevice）1.数字集成电路从功能上有分为通用型、专用型两大类数字系统2.PLD的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的一、PLD的基本特点：8.1概述连接线与点增多抗干扰下降传统的逻辑系统，当规模增大时（SSIMSI)焊点多，可靠性下降系统规模增加，成本升高功耗增加占用空间扩大半定制标准单元（StandardCell）门阵列（GateArray）可编程逻辑器件（ProgrammableLogicDevice，PLD）近年来PLD从芯片密度、速度等

2、方面发展迅速，已成为一个重要分支。MAX7128S专用集成电路（简称ASIC）系统放在一个芯片内用户定制集成电路ASIC全定制（FullCustomDesignIC）厂商直接做出。如：表芯厂商做出半成品半定制（Semi-CustomDesignIC）ApplicationSpecificIntegratedCircuitPLD是70年代发展起来的新型逻辑器件，相继出现了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它们的组成基本相似。二、PLD的基本结构与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号输出既可

3、以是低电平有效，又可以是高电平有效。可由或阵列直接输出，构成组合；通过寄存器输出，构成时序方式输出。可直接输出也可反馈到输入三、PLD的逻辑符号表示方法1.互补输出的缓冲器表示方法AAA'2.三态输出的缓冲器PLD具有较大的与或阵列，逻辑图的画法与传统的画法有所不同AENA'AEN'A'三、PLD的逻辑符号表示方法3.与门和或门的表示方法ABCDF1固定连接编程连接F1=A•B•CABCDF2F2=B+C+DABCF1BCDF2AA'BB'三种特殊情况:(1)输入全编程，输出为0。(2)也可简单地对应的与门中画叉，因此E=D。(3)乘积项与任何输入信号都没有接通，相

4、当与门输出为1。注：F=1将导致关断其它乘积项的输出。AA'BB'F1F2F3下图给出最简单的PROM电路图，右图是左图的简化形式。实现的函数为：固定连接点（与）编程连接点（或）四、PLD的分类（1）与固定、或编程：ROM和PROM（2）与、或全编程：FPLA（3）与编程、或固定：PAL、GAL和HDPLD1.与固定、或编程：与阵列全固定，即全译码；ROM和PROMPLD基本结构大致相同，根据与、或阵列是否可编程分为三类：2.与、或全编程：代表器件是FPLA（FieldProgrammableLogicArray），下图给出了FPLA的阵列结构，在PLD中，它的灵活

5、性最高。由于与或阵列均能编程的特点，在实现函数时，只需形成所需的乘积项，使阵列规模比PROM小得多。3.与编程、或固定：代表器件PAL(ProgrammableArrayLogic)和GAL（GenericArrayLogic）。这种结构中，或阵列固定若干个乘积项输出，见下图。8.2现场可编程逻辑阵列FPLA由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成。规格：4×8×4当OE'=0时Y0=C⊙D三态输出Y3Y2Y1Y0OE'可编程的异或门输出极性控制编程单元当XOR的熔丝连通时，XOR=0，Y3、Y2、Y1、Y0与来自或逻辑阵列的输出S3、S2、S1、

6、S0同相；当XOR的熔丝熔断后，XOR=1，Y3、Y2、Y1、Y0与S3、S2、S1、S0反相；组合逻辑型FPLAM=01（可编程逻辑时序器PLS）时序逻辑型FPLA11异步置零输入端三态缓冲器处于工作状态M=11（可编程逻辑时序器PLS）时序逻辑型FPLA00输出缓冲器的状态控制端三态缓冲器处于工作状态M=10（可编程逻辑时序器PLS）时序逻辑型FPLA10输出缓冲器的状态控制端三态缓冲器处于高阻态（禁止态）与PROM相比，FPLA有如下特点：（1）PROM是与阵列固定、或阵列可编程，而FPLA是与和或阵列全可编程。（2）PROM与阵列是全译码的形式，而FPLA是

7、根据需要产生乘积项，从而减小了阵列的规模。（3）PROM实现的逻辑函数采用最小项表达式来描述；而用FPLA实现逻辑函数时，运用简化后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。（4）在FPLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而，提高了阵列的利用率。例1:试用FPLA实现四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，其对应的真值表如下表所示。自然二进制码格雷码B3B2B1B0G3G2G1G000000000000100010010001100110