技师cpld技术专题研修设计造作报告-vhdl数字时钟

《技师cpld技术专题研修设计造作报告-vhdl数字时钟》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、技师CPLD技术专题研修设计制　作报　告课题名称VHDL数字时钟专业班级07电气技师（1）班学生姓名学号8指导教师指导教师宁波技师学院电气技术系40二零一二年　三月摘要CPLD全称为“复杂的可编程逻辑器件”在数字电子、DSP和通信等邻域中广泛应用。该课题最终要设计一个24小时制数字钟，要求能显示时，分，秒可以手动调整时和分并在整点还差5秒时报警。此次编程和调试软件是用“QuartusII6.0”来完成的，利用该软件编制一8个数码管动态扫描电路，然后再其所对应的管脚处接相应的电器原件，最终完成的电路即为该电路。

2、最终要把实物做出来并能够按照要求正常显示与报警。此课题所学知识与单片机又有所区别，在以往的教学中也是第一次接触，所以对于学生的知识是有很大的开拓。VHDL是超高速集成电路硬件描述语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是

3、一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。关键词：VHDL；动态扫描显示；60进制计数；同步消抖40目录目录1　引言52　总体设计方案53　硬件设计53.1　电源电路设计53.2　按键电路设计53.3　数码管动态显示电路设计5（1）秒计数模块5（2）分计数模块5（3）时计数模块

4、54　软件设计54.15分频程序54.210分频程序54.3100分频程序54.424进制程序54.560进制程序54.524进制54.6.1数码管显示54.6.2数码管动态显示54.7整点报时55调试5步骤1.5步骤2.5步骤3.5步骤45步骤55步骤656　结论5致　谢5参考文献5附录1　CPLD内部顶层原理图5附录2CPLD外部原理图5附录3原程序55分频电路程序。510分频电路5100分频电路58位数码管扫描电路5秒60进制电路5分钟60进制电路5小时24进制电路5报时系统5LED灯系统5附录4　印刷

5、线路图5附录5　实物图5附录6　元器件清单5401　引言随着数字电子技术和芯片技术的发展，复杂的可编程逻辑器件的性能大幅度提高，成本不断减低，可编程逻辑器件供应商将进一步扩大可编程芯片的领地，将复杂的专用芯片挤向高端和超复杂应用。据ICInsights的数据显示，CPLD市场从1999年的29亿美元增长到去年的56亿美元，几乎翻了一番。对该领域的发展产生重要的影响。Matas预计这种高速增长局面以后很难出现，但可编程逻辑器件依然是集成电路中最具活力和前途的产业。本设计是一个采用通用CPLD器件ispLSI10

6、32E采用在系统编程技术构成数字钟控系统的基本过程,只要设计出印刷电路板即可使该系统成为实际产品。实践证明,在系统编程技术与新型可编程逻辑器件的结合,可以将一个复杂的数字系统大部分功能在一片CPLD器件内实现,这不仅简化了数字系统的设计过程,而且大大减少了系统所用器件的数量,提高了系统的可靠性与性价比。2　总体设计方案40数字钟控系统结构框图如图1所示,数字钟部分由秒、分、时计数电路,报警和调时电路等组成。八只LED数码管分别显示时、分、秒之间再隔个横杆。脉冲信号发生器提供秒脉冲和发声高频振荡源。整个系统除了

7、系统控制开关、脉冲信号发生器、发声电路以及LED数码管外,其余部分(如虚线框内所示)全部在一片EMP240T100C5内实现。3　硬件设计403.1　电源电路设计因EMP240T100C5芯片的输入电源要求为3.3V直流电，所以要设计一个对应的电源电路为此芯片供电，下图为电源电路的工作原理。3.2　按键电路设计下图两个按钮分别为调分与调时的按钮，当按下按钮是对应位由低电位变成高电位，脉冲发生了变化，产生调时的作用。3.3　数码管动态显示电路设计本系统的微处理器采用P89LPC932芯片，是LPC900系列单片

8、机的其中一个，对于本次的课程设计这个芯片是最佳选择，可以根据它的可靠性设计。40此数码管是用动态显示节省I/O口，应我们所使用的数码管为共阳级所以需要在每个驱动口加上一个三极管，这样就能保证它的正常运行。（1）秒计数模块秒计数器为一60进制递增计数器,将CDU38的输出端Q6、Q4、Q3、Q0通过与门2控制置数控制端LD,因为置数输入端D7~D0全部接“地”,所以当计数器从0计数至59时,LD端为高