cadence 设计中的模块应用

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1、Cadence设计中的模块应用摘要本文介绍cadence中创建和调用模块的方法和技巧。重点介绍：1）在不需要调用mdd的前提下，如何取消使用模块带来的长位号2）创建模块原理图是需要注意的一些问题3）如何在主PCB中创建模块，使模块的布局布线更方便直观关建词模块正文在用cadence进行PCB设计的过程中，我们在三种情况下有可能需要调用模块：一是原理图由多人设计，以模块的方式组合在一起；二是原理图中调用了标准库里现成的通用电路；三是原理图中有部分电路重复使用，采用模块节省设计时间。1模块组合这种方式除了原理图为层次设计外，其他操作与通常的原理图没有什么区别，EDA设计人员不需要进行任何特别操作

2、。2调用通用电路2.1原理图调用从标准库中调用通用电路有两种方式:直接指向服务器或拷到本地再调用，可按不同的情况分区别对待。2.1.1直接调用标准库如果不打算对通用电路进行任何更改，如更改网络、元件命名等，可以直接调用，但在cds.lib文件中应加入如下语句，否则打开原理图时会有困难。ASSIGNmodulelibTMPmodulelibtmp其中modulelib应为模块所在文件夹名称，如zte_module_functionzte_module_functionzte_module_function、zte_module_functionzte_module_part或zte_modul

3、e_cardmodulelibtmp模块的临时文件夹，取名可任意,与cds.lib在同一路径下，需手工新建。也可以以绝对路径的格式定义在任一路径下。2.1.2将库拷到本地将库拷到本地，将库拷到本地，，，再行调用再行调用如要对模块进行更改，则需将模块拷到本地，再行调用，因为我们的机器在服务器上没有存盘的权限，对所有指向服务器的更改都是不能执行的。通常的做法是将模块拷到worklib路径下。当然，如果EDA设计者接受的是archive文件，原理图库调用的问题就不必操心了。2.2原理图打包EDA设计者一般只进行主原理图的打包。通常的做法是在打包前在ForceSubdesign或者UseSubdes

4、ign项里添加所用到的模块库名，并在subdesignsuffix中填入字母“A”，如图：这样打包出来的模块内元件的位号会带有A*的后缀，如R234A2。在allegro中可以调入相应的mdd文件放入PCB中。由于目前PCB的空间一般都比较紧张，通常情况下标准库的mdd模块的布局布线并不适用于当前的PCB，EDA设计人员不得不重新布局布线。对于EDA设计人员而言，调用通用电路，并不能节省时间，因为不能调有现成的mdd模块，反而在紧张拥挤的空间中还出现了很多长位号。对于这种模块，我们应该把它当做层次原理图处理（如1），而不应该视为模块。怎么才能不出现不必要的长位号呢？首先将该模块删得只剩下如图

5、三个文件夹:然后打包时要把该模块的名字从ForceSubdesign或者UseSubdesign项中剔除，重打包就可以了。如果仍然出现不必要的长位号，可能是上一次不正确的打包留下的后遗症，可以将主原理图路径下的opf和packaged删去，再重打包即可。注意：为保持位号的一致性，这种改动原则上应由原理图设计人员在他们的机器上进行，并将原理图反标后再发给EDA。2.3PCB模块调用在allegro中如要调用现成的mdd模块，有以下条件：1）正确设置环境变量指出mdd模块路径如在Allegro环境中，Setup-userpreference–design_paths里，设置如下：MODULEPA

6、TH=J:ztelibAllegroLibzte_modulefuncMODULEPATH=J:ztelibAllegroLibzte_modulecardMODULEPATH=J:ztelibAllegroLibzte_modulepart2）模块原理图要正确打包，模块packaged路径下应存在正确的pxl_模块名.state文件3）主原理图要正确打包，模块名字要写入ForceSubdesign或者UseSubdesign项中4）PCB与模块的叠层应该一致满足以上条件，即可将模块经Place–Manually–Moduleinstances一一调出。3重复调

7、用当原理图里部分电路重复使用时，应该将这部分电路做成模块，这样既便于更新原理图，又能大量缩短PCB的设计时间。通常这部分电路并非通用电路，所以库里一般是没有现成模块的，这就要求原理图及EDA设计人员自建模块。3.1创建原理图模块3.1.1增加cpm文件建议给每一个模块都建一个cpm文件（如下图），对模块进行更改或打包时都通过cmp文件打开原理图，这样既方便也安全。尤其是模块打包时，不用每换一个原理图打包就要更