基于fpga的qpsk信号的调制与解调

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1引言移动用户之间，或移动用户与固定用户之间进行的通信被定义为移动通信。伴随着科学技术的发展，社会的进步，人们希望能随时随地、迅速可靠地与通信的另一方进行信息交流。这就是我们要介绍的移动通信。这里所说的“信息交流”，不仅指的是谈话的双方，而且还包括其他数据，传真和图像通信服务。正是由于移动通信能让人们随时随地、迅速可靠地与通信的另一半进行信息交流，为人们更有效地利用时间提供了可能，因此移动通信技术伴随着微电子技术，特别是集成电路、计算机技术和半导体技术的发展，而得到了迅猛的发展。促使移动通信在技术上和理论上向更高水平迈进的是应用领域的扩大和对性能要求的提高。无线通信系统及其业务自从上世纪80年代以来，在第一代蜂窝移动电话系统投入使用后，就因此发生了深刻的变革。在90年代初推出第二代蜂窝和无绳电话系统后，数字调制得以广泛应用，为人们提供了更好的频谱效率和语音质量。但是，第二代系统仍然只对窄带语音和数据服务。目前正在开发的第三代无线系统能提供更高的比特率，如卫星用户为9.6KB/秒，汽车用户为144kb/s的，步行用户为384kb/秒，室内办公环境为2.048Mb/秒。在任何环境中，系统都计划能提供更好地满足业务需求的供应和质量，并且提供访问1Gb/s的非对称的宽带无线接入服务。经过进一步的发展和演变，互联网技术将与已经实现的第四代移动通信技术相融合。并且无线数据传输速率将进入2Mbit/s的未来，世界正在走向信息时代。未来的移动通信将提供无处不在的互联网服务，为客户提供全面，无缝的移动接入。移动通信技术以创新的速度令人目不暇接，它促进了移动信息时代的发展，改善了人类社会活动的质量。我们有理由相信，未来终将实现这样一个愿景：任何人在任何时间，任何地点，与其他人以任何方式进行通信。 2硬件模块构成2.1　FPGA概述可编程逻辑器件（programmablelogicdevice）是一种多功能类的半定制器件，通过对PLD器件进行编程，就可以实现用户所期望的逻辑功能。PLD和ASIC专用集成电路具有体积小，成本低，设计周期短，灵活性高的优点，并且风险较小。基于这些优点，它已经得到了社会各界的广泛关注。各个公司都在开发着与其相关的技术，现在的数字系统设计中最重要的硬件基础即是可编程逻辑器件。FPGA与CPLD的内部结构稍有不同。通常情况下，FPGA的寄存器资源更为丰富，更适合同步时序电路，因为其拥有较多的数字系统。由于FPGA丰富的逻辑资源，对电路来说，结合CPLD更适合控制应用组合。在这两种类型的可编程逻辑器件中，CPLD提供了较少的逻辑资源提供而FPGA提供了高密度的逻辑，较为丰富的功能和较高的性能，一直在通信，消费电子，医疗，工业和军事等各种应用领域中占据着很重要的位置。因此，本文旨在对FPGA进行相应的阐述。FPGA是一种高度集成的可编程逻辑器件，它起源于美国赛灵思（Xillnx）公司。在1985年，该公司推出了世界上第一个FPGA芯片。经过二十年的发展，FPGA硬件体系结构与软件开发过程和开发工具都在不断提高并且变得更加成熟。从最初的1200个可用门阵列，到20世纪90年代成千上万的可用门阵列再到数以百万计的单片门FPGA芯片，赛灵思（Xillnx），阿尔特拉（Altera）公司等世界领先的制造商对FPGA器件整合达到了一个新的水平。FPGA结合了微电子技术，电路技术，EDA技术，使设计人员可以集中精力设计所需的逻辑功能，缩短了设计周期，提高了设计质量。图2-1　　FPGA最小系统原理图23 2.2　FPGA基本原理及特点目前主要生产FPGA的公司有赛灵思Xilinx，阿尔特拉Altera，爱特Lattice等，每个公司都生产多品种和型号的FPGA。虽然每个类型的FPGA具有各自的性能特征和特定结构，但它们有一个共同的特点，即都是由逻辑块排列构成，通过连接可编程互连资源的逻辑功能块，以达到不同的设计目的。可编程逻辑块，可编程输入/输出块和可编程互连资源是FPGA通常包含的典型的三个基本资源。可编程逻辑功能块是实现用户功能的基本单元，多个逻辑功能块通常被规则地布置在整个芯片阵列结构中。可编程输入/输出模块是用来完成外部引脚的内部逻辑和接口芯片的模块，它的周围是一个逻辑单元阵列。可编程互连资源包括不同的长度的连接线，并通过其连接到一个数字的可编程开关的可编程逻辑块或各输入/输出块，形成一个特定的电路功能。用户可以确定每个单元以及它们之间的互连通过编程的功能，以达到所需的逻辑功能。不同的制造商或不同类型的FPGA，往往其可编程逻辑块的内部结构，内部互连结构的尺寸方面存在较大的差异。下面以Altera公司的Cyclone-II系列FPGA为例，介绍FPGA的一般结构。阿尔特拉公司的Cyclone-IIFPGA器件系列的基本结构包括：（1）逻辑阵列，它由多个逻辑阵列块（逻辑阵列模块，实验室）阵列实现大部分的逻辑功能;（2）芯片周围环绕一个可编程输入输出单元（输入/输出元件，IOEs）分布在芯片上，提供了封装引脚和内部逻辑之间的连接接口;（3）非常丰富的可编程互连结构连线（未表出）;（4）随机访问片上RAM块;（5）锁相环（PLL），用于锁定和时钟同步的时钟乘法器和除法;（6）高速硬件乘法器，有助于实现高性能的DSP功能。目前绝大部分FPGA都采用查找表（LookUpTable，LUT）技术，如Altera的ACEX、APEX、Cyclone、Stratix系列，Xilinx的Spartan、Virtex系列等。在FPGA中，LUT和触发器组成最基本的逻辑单元。LUT被称为查找表，其本质上是一个RAM。目前在FPGA中多使用4输入的LUT，所以每一个都可以被看作是对RAM的4位地址线的16x1的LUT。在所有可能的结果中，用户先编辑逻辑电路原理图或VHDL语言，再利用FPGA开发软件自动计算逻辑电路，并把结果事先写入RAM的描述中。通过这种方式，每输入一个信号就等价于在上一个地址查找表中找到相应的内容的地址，然后进行逻辑的输出。由于LUT的SRAM技术主要用于生产，所以现在大部分是基于SRAM的FPGA技术。上电后的SRAM芯片处理信息会丢失，因此需要添加一个专用芯片作为附加配置。当通过芯片的特定配置数据的电源被加载到FPGA中，FPGA就可以正常工作了。使用Flash技术或反熔丝的FPGA产品，断电后配置信息不丢失，所以这并不需要额外的专用配置芯片。23 3数字调制技术中的QPSK信号3.1　调制的目的及要求调制的目的是使所传送的信息能更好地适应于信道特征，已达到最有效和最可靠的传输。在移动通信中，由于电波传播的恶劣条件、快衰落的影响，使接收信号幅度发生急剧变化，衰落幅度达到30dB。因此，抗干扰能力强的调制方式在移动通信中必须被采用。调频制在抗干扰和抗衰落性能方面优于调幅制，但调频制存在着固有的弱点：需占用较宽的信道带宽，同时还存在着门限要求。移动通信的数字调制要求是：（1）必须采用抗干扰能力较强的调制方式(采用恒包络角调制方式以抵抗严重的多径衰落影响)。（2）尽可能要提高频谱利用率。①占用频带要窄，带外辐射要小（采用FDMA、TDMA调制方式）②占用频带尽可能宽，但单位频谱所容纳的用户数多（采用CDMA调制方式）。（3）具有良好的误码性能。3.2　影响数字调制的因素数字调制方式应考虑如下因素：抗扰性，抗多径衰落的能力，已调信号的带宽以及使用、成本等因素。好的调制方案应在低信噪比的情况下具有良好的误码性能，具有良好的抗多径衰落能力，频谱利用率高，使用方便，成本低。3.3　线性调制技术数字调制技术可广义分为线性和非线性调制两类。在线性调制中，发射信号s（t）的幅度随调制信号a（t）线性变化。线性调制技术具有频道利用率高的优点。因而，对无线通信系统的应用有很大的吸引力。在线性调制方案中，发射信号s(t)如式3-1所示：（3-1）从上式可以明显看出，载波信号的包络随调制信号线性变化。线性调制通常不是恒包络的。一些非线性调制可能具有线性或恒定载波包络，主要取决于基带波形脉冲成形。假定每个符号的包络是矩形，即信号包络是恒定的。此时，已调信号的频谱无限宽。然而，实际信道是有限宽的，因此在发送QPSK信号常常要经过带通滤波。限带后的QPSK信号已不能保持恒包络。相邻符号间发生变化时，经过限定后会出现包络值过零的现象。线性调制方案具有很好的频谱有效性，它必须使用线性RF放大器发射，这时功率有效性较差。如使用功率有效性高的非线性放大器会导致严重的临道干扰。目前，使用比较普遍的线性调制技术有脉冲成形QPSK，OQPSK和QPSK。23 3.4　QPSK信号3.4.1　QPSK的基本原理四相相移键控信号简称“QPSK”。它分为绝对相移和相对相移两种。由于绝对相移方式存在相位模糊问题，所以在实际中主要采用相对移相方式QDPSK。它具有一系列独特的优点，目前已经广泛应用于无线通信中，成为现代通信中一种十分重要的调制解调方式。由于在一个调制符号中发送2比特，QPSK较BPSK频带利用率提高了一倍。载波相位取四个空间相位0、π/2、π、3π/2中的一个，每个空间相位代表一对惟一的比特。QPSK信号可写成：（3-2）Ts是符号间隔，等于两个比特周期，上式可进一步写成：（3-3）“星座图”被用来描述一种数字调制技术，定义了两个基本参数的星座：（1）信号的分布;（2）数字比特的调制之间的映射关系。在星座图中，对应的星座点与发送的比特之间的关系得到了详细的描述，这种关系被称为“映射”。调制信号分布的特征可以通过信号分布和映射完全定义。QPSK信号可以在4维星座点中显示出来，如图3-1所示。对这个星座图进行简单的旋转之后的星座图仍然可以表示QPSK信号的集合，如图3-2所示。图3-1　　二维星座图图3-2　　旋转后二维星座图在加性高斯白噪声（AWGN）信道中QPSK信号的平均比特差错概率为（3-4）QPSK信号的比特差错概率与BPSK相等，但在同样的带宽内传输了两倍的数据。这样与BPSK相比，QPSK在同样的能量效率情况下，提供了两倍的频谱效率。23 QPSK信号的功率谱密度Pqsk为：（3-5）QPSK信号在当用矩形和升余弦滤波脉冲时的功率谱密度如图3-3所示图3-3　　功率谱密度3.4.2　QPSK信号的特点和BPSK信号相比，QPSK信号具有以下特点：（1）若在相同的比特率Rb时，QPSK只用BPSK的一半带宽，则QPSK性能好[9]。（2）若QPSK波特率等于BPSK比特率，表明QPSK的比特率是BPSK信号的2倍，这种条件下QPSK信号和BPSK信号具有相同的带宽，所以QPSK信号的频带利用是BPSK信号的2倍，但BPSK误比特率低于QPSK[9]。（3）QPSK信号是恒包络信号，具有抗干扰性能强、误码性能好、频谱利用率高等优点。3.4.3　QPSK信号的应用23 19世纪80年代中期以后,因为四相绝对移相键控(QPSK)技术的误码率低、频谱利用率高、抗噪声性能强的优点,被广泛地应用在卫星通信（如欧洲的高清晰度数字电视的卫星传输信道DVB-S、有线传输信道DVB-C）、OFDM的上行通信、数字微波通信（如3.5G固定无线接入系统）、无线局域网（如802.11b）等领域。例如:在卫星数字电视传输中,普遍采用的QPSK调谐器是当今卫星数字电视传输中对卫星功率、传输效率和抗干扰性以及天线尺寸等多种因素综合考虑的最佳选择。在国内，数字QPSK调制解调器研究也有了不少的研究成果，如符合DVB-S标准的卫星信道解码器HQPSK-DVB，它是海尔集成电路设计有限公司研制的；还有清华大学设计的可变码速调制解调器和西安电子科技大学研发的无线局域网WLAN等。这些成果，不仅打破了国外的技术垄断，而且走出了自主研发的道路，正是因为许多企业和科研工作者的不懈努力才使我国的通信事业飞速的向前发展。3.4.4　QPSK信号调制原理四相绝对移相调制可以看成两个正交的二相绝对移相调制的合成,所以同相通道I和正交通道Q的调制过程与二相绝对移相调制相同。所以,在本质上QPSK调制器是两个2PSK调制器的并行组合。QPSK信号产生的方法和2PSK信号一样,也可以分为调相法和相位选择法两种[5][6][7]。1）调相法QPSK调制器可以看成由两个BPSK调制器构成。输入的串行二进制序列经过串并转换后，分成两路速率减半的序列，然后经过极性转换后变成两路双极性二电平信号I(t)和Q(t)，然后跟cos2πf（t）和sin2πf（t）相乘进行调制，相加后即得到QPSK信号。如图3-4所示，此种调制方式为调相法，即QPSK是由两路BPSK信号构成，且两路信号相互正交的，即相位差相差90°，两路BPSK信号相加，即得到QPSK信号。图3-4　　调相法产生QPSK信号的流程图2）相位选择法23 串/并变换选相电路带通滤波器四相载波发生器输入输出图3-5　　相位选择法产生QPSK信号利用相位选择法产生QPSK信号的系统方框图如图3-2-2所示。这是输入基带信号经过串/并变换后用于控制一个相位选择器，按照当时的输入双比特ab，决定选择哪个相位的载波输出。例如,双比特码元ab为10时,输出相位为270°的载波;ab为00时,输出相位为的载波等。最后经过带通滤波器滤除高频分量,得到QPSK信号。3.4.5　QPSK信号解调原理图3-6　　QPSK解调方式由于QPSK信号是两个正交的2PSK信号的叠加，故它可以采用与BPSK信号类似的相干解调方法进行解调即两个正交的相干载波去解调，可以很容易的分离这两路正交的2PSK信号，解调后的两路二进制比特流再经过并/串转换还原成串行比特流，其组成方框图如图3-5所示。载波恢复电路从接收到的QPSK信号中恢复出与原传输载波频率和相位相干的载波振荡信号，同时将按收的QPSK信号分成两路，一路与恢复的载波直接相乘，另一路与移相的恢复载波相乘，乘积项分别积分(相当于低通滤波)，恢复的位时钟对结果进行抽样，经判决再生出原I、Q数据比特，并-串变换器将并行的I、Q数据变成串行二进制输出数据，完成QPSK信号的解调。23 4设计中用到的软件工具介绍—QuartusII(1)简介QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。此外，QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。MaxplusII作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对MaxplusII的更新支持，QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII友好的图形界面及简便的使用方法。AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。（2）功能QuartusII提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTapII逻辑分析工具进行嵌入式的逻辑分析；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片（电路）平面布局连线编辑；功能强大的逻辑综合工具；23 5  基于FPGA的QPSK调制解调电路设计与实现5.1　基于FPGA的QPSK调制电路由于使用正交调相法用FPGA实现QPSK信号比较复杂，所以本文采用相位选择法产生QPSK信号。具体的数字实现电路如图4-1-1所示，电路主要由分频器和四选一开关等组成,通过分频器对时钟的分频产生四种相位，基带信号通过串/并转换得到2位并行信号，四选一开关根据该数据，选择载波对应的相位进行输出，即得到调制信号。但这还不是真正的QPSK信号,输出的四种相位再经过DA转换即可得到所需要的模拟QPSK信号（本文中DA转换部分已经省略，将输出的四种相位数字信号直接输入到解调电路）。图5-1　　基于FPGA的QPSK调制电路本文基于FPGA的QPSK的调制电路，系统时钟25MHz，基带信号比特率6.25Mbps，即1bit信息占4个时钟周期。程序中clk为调制电路系统时钟，start是开始调制信号，高电平有效，双比特码元占8个时钟周期。设置q为8进制计数器，e为中间寄存器，用于串/并转换，s为两位并行寄存器，用于存储串/并转换后两位并行数据，f(0),f(1),f(2),f(3)是通过分频产生的四种相位。若start使能信号置“1”时，开始调制基带信号，由于1bit占四个时钟周期，所以在第1个时钟和第5个时钟时分别将连续的两位数据存入e中间的寄存器中，而且要在第1时钟时将e中的两位数据存入s寄存器中，这就完成了串/并转换。调制程序流程图如图5-2所示。23 开始在实体内设置输入信号x、开始调制信号start、时钟clk和输出信号y时钟clk上升沿一到Start=1？计数器q=0q=6?q=4?q=0?q=2?q=q+1YYYYf(2)<='1'f(0)<='0'xx(0)<=xf(3)<='0'f(1)<='1'f(2)=’0’f(0)=’1’xx(1)<=xyy<=xxf(3)=’1’f(1)=’0’yy=10?yy=00?yy=01?yy=11?y<=f(3)y<=f(2)y<=f(1)y<=f(0)图5-2　　调制程序流程图23 5.2　基于FPGA实现QPSK信号的解调电路本论文是将调制电路输出信号直接输入解调电路。clk是解调部分系统时钟，start是开始解调信号，高电平有效，要完成解调电路的设计需要设置：q是8进制计数器，用于解调的同步；xx是三位加法器；用于生成判决载波波形对应基带信号的判决值；yyy是2位并行基带信号寄存器，用于存储载波波形对应的两位基带信号；xxx用来寄存xx的数据，y是输出的已经解调的基带信号。系统调制和解调的同步通过时钟clk和start来控制。调制信号是低电平的时候，依据计数器输出值，译码器1向加法器送入相应的数据。然后运算结果被加法器送到寄存器，根据寄存器数据，译码器2会进行相应的译码。通过译码，两位并行信号被输出，此信号再通过并串转换即是解调后的基带信号。其调制框图如图5-3所示。（其前端的AD转换部分已经省略）图5-3　　基于FPGA的QPSK解调电路当start为高电平时开始解调输入的信号，计数器q=1时，如果输入信号为低电平,则把数据001赋予加法器xx，否则将000赋予加法器xx，；当计数器q=3时，如果输入信号为低电平，则把数据001赋予加法器，否则加法器不执行任何操作；当计数器q=5时，如果输入信号为低电平，则把数据010赋予加法器，否则加法器不执行任何操作；当计数器q=7时，如果输入信号为低电平，则把数据011赋予加法器，否则加法器不执行任何操作；在q=1和q=5时完成基带信号的并/串转换。解调模块VHDL程序流程图如图5-3所示。23 开始在实体内设置时钟clk、开始解调信号start、输入信号x、输出基带信号y时钟clk上升沿一到时钟clk下降沿一到在结构体内设置计数器c、加法器thr、两位并行基带信号寄存器twob、寄存加法器输出数据的寄存器thib开始在实体内设置时钟clk、开始解调信号start、输入信号x、输出基带信号y计数器c=0结束Start=‘1’？时钟clk上升沿一到时钟clk下降沿一到在结构体内设置计数器c、加法器thr、两位并行基带信号寄存器twob、寄存加法器输出数据的寄存器thib开始在实体内设置时钟clk、开始解调信号start、输入信号x、输出基带信号yc=2?c=4?c=6?c=0?x=’0’??c=c+1Thib<=thry<=twob(0)YY计数器q=0结束Start=‘1’？时钟clk上升沿一到时钟clk下降沿一到在结构体内设置计数器q、加法器xx、两位并行基带信号寄存器yyy、寄存加法器输出数据的寄存器yy开始在实体内设置时钟clk、开始解调信号start、输入信号x、输出基带信号yq=2?q=4?q=6?q=0?x=’0’??q=q+1yy<=xxy<=yyy(0)YYYN图5-4　　基于VHDL的QPSK信号解调流程图23 x=’0’?YYYNYYxx<=xx+“001”x=’0’?y<=yyy(1)xx<=xx+“011”x=’0’??xx<=xx+“010”xx<=”001”xx<=”000”x=’0’?YYYYYyy=“101”？yy=“011”？yy=“010”？yy=“100”？yyy<=”00”yyy<=”01”yyy<=”10”yyy<=”11”yyy<=”00”yy=其他？Y图5-4（续）　　基于VHDL的QPSK信号解调流程图23 6仿真结果与分析6.1仿真结果Start为使能信号，高电平有效。时钟信号clk进入一个八分频计数器q进行分频得到4种不同相位的载波，分别为0°、90°、180°、270°四种。基带信号x由一路信号变为两路并行信号，变换后分别为a信号和b信号，则ab信号构成两位并行信号yy，变换后的yy值如表6-1所示。四选一开关根据信号yy值，选择载波对应相位进行输出，可得到已调信号Y。如表6-1所示，若yy值是“00”，那么输出的载波相位符号为f3；若yy值是“01”，那么输出的载波相位符号为f2；若yy值是“10”，那么输出的载波相位符号为f1；若yy值是“11”，那么输出的载波相位符号为fo。即最终选择输出的载波波形就构成调制信号Y。调制程序仿真结果如图6-1所示。表6-1　　双比特与载波相位的关系图6-1　　调制程序仿真结果23 系统的调制与解调的同步是通过clk时钟信号和start使能信号来实现的，输入已调制过的信号x，若信号x的值是低电平时，根据计数器输出的q值，译码器1会向加法器XX送入相应的数据。通过计数器的的运算后，若q值为0和1时，加法器xx再将运算结果送到寄存器yy。根据yy数据，译码器2进行译码，输出2位并行信号YYY。不难看出，中间信号yy与YYY的关系为：5对应“00”；3对应“01”；2对应“10”，4对应“11”。并行信号YYY通过并／串转换后得到Y值。最终实现了相位为225°的载波，对应输出Y值为“00”相位为135°的载波，对应输出Y值为“01”；相位为315°的载波，对应输出Y值为“10”；相位为45°的载波，对应输出Y值为“11”。仿真结果如图6-2所示。图6-2　　解调程序仿真结果6.2　FPGA的引脚锁定，编程下载和测试（1）引脚锁定：本文是利用QuartusII软件来实现对FPGA程序的仿真的。检查没有程序错误以后，仿真下载到所选择的目标设备的硬件中进行进一步测试，以确定实验的设计是否正确。根据实验室特定FPGA芯片类型和型号以及EDA实验板设计项目所需来分配输入输出的管脚号，方便了实测的进行。管脚锁定专门为每个端口分配所述外部电路芯片的特定目标管脚。注意，管脚锁定后必须进行全程编译，才可以将引脚的信息编辑到目标芯片中。（2）编程下载和测试：点击的QuartusII中的“程序”选项。然后会弹出一个窗口，在窗口中，选择“选项”中的“硬件设置”项目类别，然后在下拉菜单中选择“MV（字节冲击波）”。“MV”是混合电压的意思，它的目的是Altera对的不同类型的片上电压的FPGA和CPLD编程下载，这相当于以编程方式访问计算机的并口下载。将实验数据线连接测试板，确认无误后，接通电源，按“程序”选项，就可以下载该程序了。23 6.3错误及异常分析虽然QPSK调制具有比2PSK调制频带利用率提高一倍的优点，但QPSK调制的载波都有4种相位变化，如0、π/2、π、3π/2。载波相位可能会产生突变，尤其是180度的突变，使载波的包络为零，载波信号功率谱扩展，引起信号的带限失真。但是可以对其进行相应的改进，采用π/4QPSK调制方法。它的载波相位只有±π/4和±3π/4，不存在180度相位的跳变，大大调高了性能。由图6-2可知，在QPSK解调中，由于对频率与相位的要求相对较高，并且采用手动输入基带信号的方式，可能产生相位与频率的偏差，进一步造成误码率的增加。23 7设计总结通信系统性能的提升主要得益于多进制数字调制技术和FPGA的完美结合。本次设计通过使用FPGA从而达到了对QPSK信号的调制与解调的目的，相比于现有的模拟调制方式，它的优点更加突出。借助于软件系统通信链路中的不足之处均可以根除，可以在对信息加密的同时，通过使用与之相应的误差校准技术，大大提高接收到数据的准确性。在设计和实验的过程中通过使用相位选择法来实现QPSK信号不仅要相对简单，而且占用的资源也较少。而且，其他类型的调制与解调电路也可以借鉴本次设计的方法来达到实验目的。23 参考文献[1]章坚武.移动通信[M].西安：西安电子科技大学出版社，2007[2]GordonL.Stuber.移动通信原理（第二版）[M].北京：电子工业出版社，2003[3]庞宝茂，肖钢，杜思深，翁木云.现代移动通信[M].北京：清华大学出版社，2004[4]吴伟陵，牛凯.移动通信原理[M].北京：电子工业出版社，2005:[5] 樊昌信，曹丽娜.通信原理(第6版).国防工业出版社,2008.03：238-241. [6] 郑大春，项海格.一种全数字QAM接收机符号定时和载波相位恢复方案.通信学报，1998(7).Vol.19，NO.7. [7] 曾志民．现代调制解调器原理及其应用.人民邮电出版社，1995.[8] Theodore S.Rappaport.Wireless Communications Principles and Practice.Beijing:Publishing House Of Electronics Industry.1999. [9] John,G.Proakis,Masoud Salehi.Communication Systems Engineering. Beijing:Publishing House of Electronics Industry.2002. [10] 梅平.QPSK的调制解调器的研究与设计.成都：电子科技大学.2008. [11] 李燕春.QPSK调制解调器及用于图像和数据传输系统的设计及实现．成都：电子科技大学，2004. [12] 费义伟.基于FPGA的QPSK调制解调器的设计.哈尔滨工业大学.2007. [13] 李建东，郭梯云，邬国扬.移动通信.西安:西安电子科技大学出版社,2006:26-52.[14] 沈镇元,聂志泉,赵雪荷．通信系统原理．西安：西安电子科技大学，1993.101-105. [15] 吴厚航.深入浅出玩转FPGA.北京:北京航空航天大学出版社,2010:37-64[16] 夏语闻.Verilog数字系统设计教程.北京:北京航空航天大学出版社,2008:71-9223 致谢在毕业论文完成之际，我首先要感谢我的指导老师：许建忠老师。在本论文进行的整个过程中,从题目的选择、前期的准备、最初的初稿、论文的修改,直到论文最后的装订完成都得到了许建忠老师的悉心指导和帮助。每当在实验中遇到挫折，许老师都会帮助并鼓励我，不断的为我提供思考问题的方法和解决问题的思路。在这个过程中许老师严谨的学术作风，高尚的品德，勤劳的学习习惯给了我很深的影响，使我在思想上有了很大的进步。同时，要特别对我的辅导员骆颉老师表示感谢，您在各方面给及了我很大的关心和帮助，在此离别之际，送上我最真心的祝福。其次，要衷心的对给予我帮助的同学们表示感谢。而且通过这次毕业设计，使我更加深刻的理解了电路的设计不仅需要高水平的专业知识而且需要严谨细致的精神。我会在以后的学习生活中继续传承发扬这种精神。最后，我以一颗真诚的心向默默地为我们付出的指导老师以及我的伙伴们致以深深的感谢与敬意，谢谢大家！  23 附录调制电路VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_MPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic;carrier:outstd_logic_vector(3downto0);xxx:outstd_logic_vector(1downto0));--调制信号endPL_MPSK;architecturebehavofPL_MPSKissignalq:integerrange0to7;--计数器signalss:std_logic_vector(1downto0);--中间寄存器signalyy:std_logic_vector(1downto0);--2位并行码寄存器signalxx:std_logic_vector(1downto0);signalf:std_logic_vector(3downto0);--载波fbeginprocess(clk)--通过对clk分频，得到4种相位；并完成基带信号的串并转换beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;f(3)<='1';f(1)<='0';xx(1)<=x;yy<=xx;elsifq=2thenq<=3;f(2)<='0';f(0)<='1';elsifq=4thenq<=5;f(3)<='0';f(1)<='1';xx(0)<=x;elsifq=6thenq<=7;f(2)<='1';f(0)<='0';elseq<=q+1;endif;endif;--ss<=yy;xxx<=yy;endprocess;y<=f(0)whenyy="11"else23 f(1)whenyy="10"elsef(2)whenyy="01"elsef(3)whenyy="00";--根据yy寄存器数据，输出对应的载波carrier<=f;endbehav;解调电路VHDL程序libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_MPSK2isport(clk:instd_logic;--系统时钟start:instd_logic;--同步信号x:instd_logic;--调制信号y:outstd_logic);--基带信号endPL_MPSK2;architecturebehavofPL_MPSK2issignalq:integerrange0to7;--计数器signalxx:std_logic_vector(2downto0);--加法器signalyyy:std_logic_vector(1downto0);--2位并行基代信号寄存器signalyy:std_logic_vector(2downto0);--寄存xx数据beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;yy<=xx;y<=yyy(0);--把加法计数器的数据送入yy寄存器ifx='0'thenxx<="001";--调制信号x为低电平时，送入加法器的数据“001”elsexx<="000";endif;elsifq=2thenq<=3;ifx='0'thenxx<=xx+"001";--调制信号x为低电平时，送入加法器的数据“001”endif;elsifq=4thenq<=5;y<=yyy(1);ifx='0'thenxx<=xx+"010";--调制信号x为低电平时，送入加法器的数据“010”endif;elsifq=6thenq<=7;ifx='0'then23 xx<=xx+"011";--调制信号x为低电平时，送入加法器的数据“011”endif;elseq<=q+1;endif;endif;endprocess;process(yy)--此进程根据yy寄存器里的数据进行译码beginifclk='1'andclk'eventthenifyy="101"thenyyy<="00";--yy寄存器“101”对应基带码“00”elsifyy="011"thenyyy<="01";--yy寄存器“011”对应基带码“01”elsifyy="010"thenyyy<="10";--yy寄存器“010”对应基带码“10”elsifyy="100"thenyyy<="11";--yy寄存器“100”对应基带码“11”elseyyy<="00";endif;endif;endprocess;endbehav;23