移位寄存器,verilog

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1、对读者的假设已经掌握：·可编程逻辑基础·VerilogHDL基础·使用Verilog设计的QuartusII入门指南·使用Verilog设计的ModelSIm入门指南内容free-running移位寄存器自由运行移位寄存器，即在每一个时钟周期内，寄存器的内容会被左移或右移一位。该寄存器没有其他的控制信号。代码1free-running移位寄存器?1234567891011121314151617181920212223module free_run_shift_reg#(parameter N=8)(  //globalclockandasynreset  in

2、put clk,  input rst_n,  //serialI/Ointerface  input s_in,  output s_out); //signaldeclarationreg [N-1:0]r_reg;wire [N-1:0]r_next; //body//registeralways@(posedge clk,negedge rst_n)  if(!rst_n)    r_reg<=0;  else    r_reg<=r_next; 242526272829//next-statelogicassign r_next={s_in,r_reg

3、[N-1:1]};//outputlogicassign s_out=r_reg[0]; endmodule 次态（next-state）逻辑是一位移位器，作用是将r_reg右移一个位置，然后在最高位（MSB）插入串型输入s_in。由于1位移位器仅需要重新连接输入和输出信号，因此不需要任何实际的逻辑电路。Universashiftregister通用移位寄存器可以载入并行数据，然后左移或者右移，抑或保持原有状态。它可实现并串操作（先载入并行输入，然后移位输出），或者串并转换（先移位输入，然后一并输出）。代码2万用移位寄存器?1234567891011121314

4、15161718192021222324module univ_shift_reg#(parameter N=8)(  //globalclkandasynreset  input clk,  input rst_n,  //serialI/Ointerface  input [1:0]ctrl,  input [N-1:0]d,  output [N-1:0]q );  //signaldeclarationreg [N-1:0]r_reg,r_next; //body//registeralways@(posedge clk,negedge rst_n)  

5、if(!rst_n)    r_reg<=0;  else    r_reg<=r_next; //next-statelogic252627282930313233343536always@*  case(ctrl)    2'b00:r_next=r_reg;                //nooperation    2'b01:r_next={r_reg[N-2:0],d[0]}; //shiftleft    2'b10:r_next={d[N-1],r_reg[N-1:1]};//shiftright    defaut:r_next=d;  e

6、ndcase   //outputlogicassign q=r_reg; endmodule次态逻辑使用了一个4选1的多路选择器来选择寄存器所需的次态值。注意：d的最低位和最高位（d[0]和d[N-1）被用作左移操作和右移操作的串型输入。