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《verilog 基于74ls194的移位寄存器设计.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、verilog基于74ls194的移位寄存器设计要求：设计一个7位串行输入，并行输出的移位寄存器，建立74ls194,使其具有置数，左移，右移及保持功能首先设计74ls194modulels194(Q,D,S0,S1,DSR,DSL,CLR,CLK);//输入输出端口列表output[3:0]Q;//输出是四位的Qinput[3:0]D;inputS0,S1,DSR,DSL,CLR,CLK;reg[3:0]Q;//输出是4位的寄存器变量，可以存储数据always@(posedgeCLKornegedgeCLR)//异步复位beginif(!C
2、LR)//检测Q=4'b0000;elsecase({S1,S0})//根据S0，S1的值来决定Q的输出2'b00:beginQ<=Q;end//保持2'b01:beginQ<=Q<<1;Q[0]<=DSR;end//左移2'b10:beginQ<=Q>>1;Q[3]<=DLS;end//右移2'b11:beginQ<=D;end//直接进行数据的传送default:beginQ<=4'bx;end//高阻态形式endcaseendendmodule最后设计移位寄存器moduleyiwei(dout,clk,clr,dsrin,st)outp
3、ut[7:0]dout;//七位的并行输出inputclk,clr,dsrin;//时钟输入信号clk,复位信号clr,inputst;//启动信号wiress1;wirest;wiredsrin;wire[3:0]ddinh;wire[3:0]ddinl;wirevcc;wireddout7;assignddinh=4'b1111;assignddinl[3:1]=3'b110;assignddinl[0]=dsrin;assignvcc=1;assignddout7=dout[7];ls194u1(.Q(dout[3:0]),.D(ddi
4、nl),.S1(ss1),.S0(vcc),.DSR(dsrin),.DSL(vcc),.CLR(clr),.CLK(clk));ls194u2(.Q(dout[7:4]),.D(ddinh),.S1(ss1),.S0(vcc),.DSR(dout[3]),.DSL(vcc),.CLR(clr),.CLK(clk));nandu3(ss1,ddout7,st);endmodule
