3数字系统设计实例

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1、数数字系字系统统设设计计实例实例主主讲人讲人：：贾立新贾立新jlx@zjut.edu.cn浙江工业大学信息工程学院PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn设计实例设计实例————44位数字频位数字频率计率计1基本原理频率就是周期性信号在单位时间（1S）内的变化次数。若在一定1S的时间间隔内测得这个周期性信号的重复变化次数为N，则其频率可表示为：f=NPDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计PDF文件使用"pdfFactoryP

2、ro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计2顶层原理图PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计3底层模块设计（1）十进制加法计数器CNT10的VHDL语言描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYcnt10ISPORT(clk：INSTD_LOGIC；clr：INSTD_LOGIC；cs：INSTD_LOGIC；qq：BU

3、FFERSTD_LOGIC_VECTOR(3DOWNTO0)；co：OUTSTD_LOGIC)；ENDcnt10；PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cnARCHITECTUREoneOFcnt10ISPROCESS(qq)BEGINBEGINPROCESS(clk，clr，cs)IF(qq=9)THENBEGINco<=‘0’；IF(clr=‘1’)THENqq<=“0000”；ELSEELSIF(clk'EVENTANDclk=‘1’)THENco<=‘1’；IF(cs=‘1’)THENENDIF；I

4、F(qq=9)THENENDPROCESS；qq<=“0000”；ENDone；ELSEqq<=qq+1；ENDIF；ENDIF；ENDIF；ENDPROCESS；PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计（2）LATCH4模块的设计LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYLATCH4ISPORT（le：INSTD_LOGIC；dd：INSTD_LOGIC_VECT

5、OR（3DOWNTO0）；qq：OUTSTD_LOGIC_VECTOR（3DOWNTO0))；ENDLATCH4；PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计（2）LATCH4模块的设计(续)ARCHITECTUREoneOFLATCH4ISBEGINPROCESS（le，dd）BEGINIF(le=‘1’)THENqq<=dd；ENDIF；ENDPROCESS；ENDone；PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率

6、率计计的的设计设计（3）DECODER模块的设计libraryieee；useieee.std_logic_1164.all；entitydecoderisport(din：instd_logic_vector（3downto0）；led7s：outstd_logic_vector（6downto0）)；End；PDF文件使用"pdfFactoryPro"试用版本创建www.fineprint.cn数字频数字频率率计计的的设计设计architectureoneofdecoderisbeginwhen“1000”=>led7s<=“0000000”；pr

7、ocess（din）when“1001”=>led7s<=“0010000”；beginwhen“1010”=>led7s<=“0001000”；casediniswhen“1011”=>led7s<=“0000011”；when“0000”=>led7s<=“1000000”；when“1100”=>led7s<=“1000110”；when“0001”=>led7s<=“1111001”；when“1101”=>led7s<=“0100001”；when“0010”=>led7s<=“0100100”；when“1110”=>led7s<=“000

8、0110”；when“0011”=>led7s<=“0110000”；when“1111”=>