vhdl程序并行语句的应用

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1、1、条件式信号设置语句：When-Else语法格式是：信号A<=信号BWhen（条件式1）Else信号CWhen（条件式2）Else信号D；2、选择式信号设置语句：With-Select语法格式：With选择信号SSelect信号Y<=信号AWhen选择信号S值为m，信号BWhen选择信号S值为n，:信号ZWhenOthers;VHDL程序并行语句的应用一、实训目的l巩固编译、仿真VHDL文件的方法l掌握VHDL程序并行语句的应用二、实训器材(计算机与QUARTUSII工具软件)三、实训指导（一）实

2、训原理下面是8421BCD-余三码转换电路的真值表，应用VHDL并行语句设计一个8421BCD-余3码转换电路，并通过编译仿真。输入输出a3a2a1a0y3y2y1y000000011000101000010010100110110010001110101100001101001011110101000101110011100（一）实训步骤1．设计输入VHDL文件（1）建立工程项目（2）建立VHDL文件（3）用条件信号赋值语句或者选择信号赋值语句等并行语句设计VHDL文件。2．编译仿真VHDL文件（

3、1）编译VHDL文件。如果有错误，检查纠正错误，直至最后通过。（2）仿真VHDL文件。认真核对输入/输出波形，检查设计的功能正确与否。一、实训报告请根据实训所得结果在实训报告纸上撰写报告。二、注意事项1、填写实验记录本2、新建工程项目的项目名称与程序中的实体名称必须保持一致3、波形仿真的参数设置4、仿真时，输入端口波形设置尽量全面5、实验完成后，整理实验台及保持实验室卫生。三、附加用直接赋值语句完成本次实验内容