vhdl数字系统设计复习材料

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1、●考试题型一、填空题（每空1分，共10分）二、单项选择题（每小题2分，共20分）三、分析题（3小题，共40分）四、程序设计题（3题，共30分）各章主要知识要点第2章VHDL简介1.进程中的信号与变量赋值信号与变量赋值语句的比较 信号SIGNAL变量VARIABLE基本用法用于作为电路中的信号连线用于作为进程中局部数据存储单元适用范围在整个结构体内的任何地方都能适用只能在所定义的进程中使用行为特性在进程的最后才对信号赋值立即赋值注：①信号可以列入进程的敏感列表，而变量不能。②赋值后，变量取值立即更新，而信号要延迟Δ。2、wait语

2、句1.Waiton敏感信号参数表;2.Waitfor时间表达式；3.Waituntil布尔表达式；【例】...PROCESS(CLK)BEGINIFCLK='1'THENQ<=D;--利用进程的启动特性ENDIF;ENDPROCESS;【例】...PROCESSBEGINwaituntilCLK='1';--利用wait语句Q<=D;ENDPROCESS;【例】...PROCESSBEGINwaitonCLK;--利用wait语句Q<=D;ENDPROCESS;3、惯性延迟和传输延迟的时序图一、惯性延迟uAFTER语句表示惯性延

3、迟。u理想的惯性延迟T：把输入信号延迟T时间，还对任何宽度小于T的脉冲进行拦截。u格式：信号名2<=[reject延时1]信号名1after延时2;B<=AAFTER20ns；C<=REJECT5nsAAFTER20ns；二、传输延迟u传输延迟T：只是把输入信号延迟T时间。u格式：信号名2<=transport信号名1after延时;【例1】B<=AAFTER20ns;B<=TRANSPORTAAFTER20ns;【例2】图2.23（P56）上课补充的例子Z1<=transportxafter10ns;Z2<=xafter10n

4、s;Z3<=reject4nsxafter10ns;[例3]下面的VHDL代码中，信号A、B、C、D均为整数，且初值赋为0。若在10ns时D从0变为1，则A、B、C发生变化的时间和取值分别为process(D)beginA<=1after5ns;B<=A+1;C<=Bafter10ns;endprocess;A在15ns时变为1，B在（10+△）ns时变为1，C在20ns时变为0三、仿真延迟n在VHDL语句中，如果没有指明延迟类型和延迟量，VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延迟量，这个

5、延迟量就称为仿真延迟（△延迟或d延迟）。n仿真延迟的引入由EDA工具自动完成。n一个仿真周期产生一个仿真延迟。n仿真命令：force信号名V1t1,V2t2,…【例】forceA00,12,03,19,016当执行下列并发语句时，根据A，试画出描述B、C和D的时序图。D<=transportAafter5ns;B<=Aafter5ns;C<=reject2nsAafter5ns；第3章VHDL语言的高级议题1、过程和函数的特点子程序uVHDL中的子程序有两种类型：过程和函数。u子程序可以在程序包、结构体和进程中定义，只有定义后才

6、能被调用。子程序内部的语句都是顺序语句。u子程序调用时，过程能返回多个变量，而函数只能返回一个变量。u函数的参数都是输入参数，而过程的参数有输入、输出和双向参数。u函数有顺序函数和并行函数，过程有顺序过程和并行过程。其中，顺序函数、顺序过程存在于进程或另一个子程序中；并行函数、并行过程存在于进程或另一个子程序外。2、属性语句一、信号属性语句u利用信号的属性来获取信号的行为信息和功能信息。1、返回单一值的信号属性（P298：表8.2）（1）s’EVENT（2）s’ACTIVE（3）s’LAST_EVENT（4）s’LAST_VAL

7、UE（5）s’LAST_ACTIVE2、生成信号的信号属性（P299：表8.3）（1）s’DELAYED[(time)]（2）s’STABLE[(time)]（3）s’QUIET[(time)]（4）s’TRANSACTION二、数组属性语句（P300：表8.4）A’LEFT(N)A’RIGHT(N)A’HIGH(N)A’LOW(N)A’RANGE(N)A’REVERSE_RANGE(N)A’LENGTH(N)三、数据类型属性语句（1）T’POS(X)返回输入X的位置序号（2）T’VAL(X)返回输入位置序号X的值（3）T’SU

8、CC(X)返回输入X的下一个值（4）T’PRED(X)返回输入X的前一个值（5）T’LEFTOF(X)返回输入X左边的值（6）T’RIGHTOF(X)返回输入X右边的值3、生成语句的特点u生成语句是一种循环语句，具有复制电路的功能。u当设计一个由多个相同单元模块