vhdl数字系统设计与测试

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1、VHDL数字系统设计与测试计数显示电路一、设计功能与要求1．用VHDL设计具有清除端、使能端，计数范围为0~999的计数器，输出为8421BCD码；2．用VHDL设计十进制计数器（BCD_CNT）模块、七段显示译码器电路（BEC_LED）模块和分时总线切换电路（SCAN）模块。3．用MAX+plusⅡ进行时序仿真。二、实验原理和设计该计数显示电路由十进制计数器（BCD_CNT）、七段显示译码器电路（BEC_LED）和分时总线切换电路（SCAN）3个模块构成。计数显示电路设计图如图1所示。图1计数显示电路十进制计数器（BCD_CNT）完成计数长度为0~999的BC

2、D码加法计数，输出数据总线的宽度为12位。七段显示译码器电路（BEC_LED）将输入的8421BCD码计数值译为对应的编码，并在LED数码管上显示出对应的十进制数，LED数码管共有7个输入端（a~g），3个数码管采用扫描显示方法依次显示12位二进制的低4位，中间4位和高4位。分时总线切换电路（SCAN）将12位二进制数据总线分时送到七段显示译码器电路和芯片外部的译码驱动路。根据逻辑图采用层次化的设计方法，电路图原理如下图2所示。图2计数显示电路原理图1.分时总线切换电路（SCAN）分时总线切换电路（SCAN）的源程序如下：LIBRARYIEEE;USEIEEE.

3、STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYscanISPORT(clk:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(11DOWNTO0);q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);sel:OUTSTD_LOGIC_VECTOR(1DOWNTO0));ENDscan；ARCHITECTUREbehaveOfscanISSIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0);B

4、EGINPROCESS(clk)BEGINIF(clk’EVENTANDclk=‘1’)THENCASEcountISWHEN“00”=>q<=d(3DOWNTO0);WHEN“01”=>q<=d(7DOWNTO4);WHEN“10”=>q<=d(11DOWNTO8);WHENOTHERS=>NULL;ENDCASE;sel<=count;IFcount=2THENcount<=“00”;ELSEcount<=count+1;ENDIF;ENDIF;ENDPROCESS;ENDbehave;分时总线切换电路在MAX+plusⅡ环境下的仿真波形如图3。图3分时总线

5、切换电路的仿真波形2.七段显示译码电路（BEC_LED）如图4所示为七段显示译码器逻辑图，输出为低电平有效，显示器件选用共阳极数码管。图4七段显示译码器七段显示译码电路（BEC_LED）的源程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbec_ledISPORT(num:INSTD_LOGIC_VECTOR(3DOWNTO0);d:OUTSTD_LOGIC_VECTOR(6DOWNTO0));EN

6、Dbec_led;ARCHITECTUREbehaveOFbec_ledISBEGINd<="0000001"WHENnum="0000"ELSE"1001111"WHENnum="0001"ELSE"0010010"WHENnum="0010"ELSE"0000110"WHENnum="0011"ELSE"1001100"WHENnum="0100"ELSE"0100100"WHENnum="0101"ELSE"0100000"WHENnum="0110"ELSE"0001111"WHENnum="0111"ELSE"0000000"WHENnum="1000

7、"ELSE"0000100"WHENnum="1001"ELSE"1111111";ENDbehave;七段显示译码电路（BEC_LED）在MAX+plusⅡ环境下的仿真波形如图5。图.5七段显示译码电路的仿真波形3.十进制计数器（BCD_CNT）如图6所示是十进制BCD码加法计数逻辑图，计数范围是0~999。图6十进制BCD码加法计数器十进制计数器（BCD_CNT）的源程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNE

8、D.ALL;ENTITY