数字逻辑实验报告2

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1、大作业2----基于VerilogHDL多功能代码转换电路的设计13070036段杰1.分析逻辑命题（1）设计需求：在控制信号（或称操作码）的作用下，将输入的8421码分别转换成余3码、2421码、格雷BCD码（2）需求分析：输入端：输入端：I控制元件:control输出端：输出端:out报错：error2.真值表8421码余3码2421码格雷BCD码A1A2A3A4B1B2B3B4C1C2C3C4D1D2D3D40000001100000000000101000001000100100101001000110011011000110010010001110

2、1000110010110001011011101101001110001010111101011010100100010111110110010011100111110001010DDD1011DDD1100DDD1101DDD1110DDD1111DDD3.VerilogHDL代码modulehomework2(I,control,out,error);input[3:0]I;input[1:0]control;output[3:0]out;outputerror;reg[3:0]out;regerror;always@(I)beginif(I>4'b1

3、001)error=1;elsebegincase(control)2'b00:out=I+4'b0011;2'b01:beginif(I<4'b0101)out=I;elseout=I+4'b0110;end2'b11:begincase(I)4'b0000:out=4'b0000;4'b0001:out=4'b0001;4'b0010:out=4'b0011;4'b0011:out=4'b0010;4'b0100:out=4'b0110;4'b0101:out=4'b0111;4'b0110:out=4'b0101;4'b0111:out=4'b0100

4、;4'b1000:out=4'b1100;4'b1001:out=4'b1000;default:error=1;endcaseend2'b10:beginout=0;error=1;enddefault:error=1;endcaseendendEndmodule4.逻辑电路图5.功能仿真control:00如图所示，当control=00时，即8421转余3码时；control:01当control=01时，即8421转2421码时：control:10error=1control:118421码转格雷BCD码6.符号图7.功能表control:00--

5、-->out输出余3码01---->out输出2421码11---->out输出格雷BCD码10---->error输出1I>1001---->error=18.小结基于逻辑门的设计方法与基于HDL设计方法的比较（1）基于逻辑门的设计方法：优点：需要逻辑器件较少缺点:设计耗时，适用于小型电路（2）基于HDL的设计方法：优点：设计简单缺点：器材较多，适用于大型电路