基于fpga 的数字频率计的设计

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1、基于FPGA的数字频率计的设计许发翔颜锦陈孟臻刘春群百色学院物电系广西百色533000科研项目:广西高等教育教学改革工程项目(2012JGA209)【文章】文章设计制作一款新颖实用的数字频率计。以FPGA芯片为核心处理器、以数码管作为显示器件、以74HC573作为显示驱动模块、以74HC138芯片作为作为动态扫描显示译码电路、以HCF40106六施密特反相器作为信号整形电路，以按键作为人机交互界面。设计制作数码驱动电路、显示电路、按键电路与信号整形电路等硬件电路；编程实现计数器、测频控制信号发生器、32位数据锁存器等软件模块。设计实践表明

2、，该数字频率计具有测量既准、又快的优点。【关键词】FPGA最小系统；74HC573；VerilogHDL语言;频率计0前言随着社会和科技的发展，对信息传输和处理的速度不断提高，固然对信号检测工具的精度也提出新要求。频率是信号检测的重要参数，对其测量精度也提出更高的要求，需要更准确的时频基准和更精密的测量技术。在频率测量的研究上，主要改进、创新测频原理、方法，设计出更精准、更快速、自动进行测量和数据处理的频率计，并向多功能化、小型化、高性价比的方向发展是其主要的发展方向。该频率计满足以上要求，适合EDA开发者设计和调试使用。1系统设计该数字

3、频率计系统框图如图1所示。系统硬件部分以Altera公司生产的CycloneII系列的EP2C8Q208NFPGA芯片为控制核心、以74HC573为显示驱动电路、以74HC138作为动态扫描显示译码电路、以HCF40106实现信号整形的功能、以按键作为人机交互界面、以数码管显示测频结果、以计算机作为辅助工具；软件部分以VerilogHDL语言为硬件描述语言实现测频控制信号发生器、分频器、计数器、32位数据锁存器、数据编码转换和按键消抖等模块程序的编写。待测信号从信号整形电路输入，经整形后输出周期矩形脉冲信号，传送至FPGA中，由测频控制信

4、号发生器发出控制信号，控制计数器计算输入脉冲的个数，计数器每计数一秒（计数时间是由晶体振荡器振荡产生50MHz的信号经分频后得到1Hz信号，1Hz信号经上升沿取反，得到秒脉宽测频控制信号），把计数得到的数据输送至锁存器锁存，从锁存器输出到编码转换器转换成数码管显示的段码信号，送至驱动电路驱动数码管显示测频结果。2硬件设计该数字频率计的硬件系统由FPGA图2无线数据传输程序流程图010电子科技ElectronicsTechnology电子制作最小系统、数码驱动显示电路、信号整形电路、电源电路和按键电路等5部分组成。2.1FPGA最小系统FP

5、GA最小系统是由Altera公司生产CycloneIIEP2C8Q208N芯片为核心处理器构成。如图所示，最小系统上有50MHz的有源晶振，振荡产生的50MHz信号从FPGA的PIN23端口输入，作为程序中的时钟源。A1至A15引脚作为数码管的段选控制端，A19至A23作为数码管位选控制端，A27作为被测信号输入端，A31和A33作为按键输入端。2.2数码管驱动显示电路测频结果由数码管显示，是由2个4位7段共阴数码管组成，74HC573数据锁存器作为驱动电路，它具有8位数据锁存功能，用其驱动数码管。74HC138译码器作为位选控制器，实现

6、动态扫描显示测频结果。如图所示，74HC573的LE为锁存控制端，为使能端。当LE置1，置0时，段选数据从74HC573的数据输入端D0-D7输入，从其输出端Q0-Q7输出，当输入的数据消失时，输出端数据仍然保持不变，起数据锁存的功能，实现测频结果非计频时间稳定显示的作用。数码管驱动、显示电路硬件连接为：74HC573的1、10引脚接地，11、20引脚接5v电源，数据输入端D0-D7与FPGA最小系统的段选输出端连接，输出端Q0-Q7与数码管段选连接；74HC138的6引脚接5v电源，4、5引脚接地，地址输入端A0-A2与FPGA最小系统

7、的位选输出端连接，输出端Y0-Y7与数码管位选端连接，从而实现驱动、显示的功能。2.3信号整形、电源、按键电路系统采用HCF40106六施密特反相器实现信号整形；由变压器将市电降低为12VAC信号，经整流桥堆整流、电解电容滤波、7805稳压后得到5v的直流电压，为测频系统供电；以按键输入信号及系统中按键消抖程序实现开始、停止、暂停与继续测频的功能。3软件设计该数字频率计的软件模块如图所示，以VerilogHDL语言编程实现，由测频控制信号发生器TCTLU1、分频器U0、计数器U2至U9、32位数据锁存器reg32U10、数据编码转换seg

8、7U13和按键消抖U11至U12等模块组成。由FPGA软件模块图可知：晶体振荡产生50MHz的clk信号，经分频器U0分频输出1Hz的ne0pt"class=Pa3>4计频效果与改进方案该数字