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1、FPGA开发与学习连载：Verilog设计经验谈 规则#2:建立latch模型时，采用非阻塞赋值语句。规则#3:在always块中建立组合逻辑模型时，采用阻塞赋值语句。规则#4:在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。规则#5:不要在一个always块中同时采用阻塞和非阻塞赋值语句。规则#6:同一个变量不要在多个always块中赋值。规则#7:调用$strobe系统函数显示用非阻塞赋值语句赋的值。规则#8:不要使用#0延时赋值。一、组合逻辑 1、敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路
2、时，在赋值表达式右端参与赋值的所有信号都必须在always@(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来，即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。 Example1:inputa,b,c
3、;rege,d;always@(aorborc)begine=d&a&b;/*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变化*/d=e
4、c;end Example2:inputa,b,c;rege,d;always@(aorborcord)begine=d&a&b;/*d在敏感电平列表中,d变化时e立刻变化*/d=e
5、c;end 2、条件的描述完备性如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。Example1:if(a==1’b1)q=1’b1;//如果a==1’b0,q=?q将保持原值不变
6、，生成锁存器！ Example2:if(a==1’b1)q=1’b1;elseq=1’b0;//q有明确的值。不会生成锁存器！ Example3:reg[1:0]a,q;....case(a)2’b00:q=2’b00;2’b01:q=2’b11;//如果a==2’b10或a==2’b11,q=?q将保持原值不变，锁存器！endcase Example4:reg[1:0]a,q;....case(a)2’b00:q=2’b00;2’b01:q=2’b11;default:q=2’b00;//q有明确的值。不会生成锁存器！endcase二、V
7、erilog中端口的描述 1、端口的位宽最好定义在I/O说明中,不要放在数据类型定义中；Example1:moduletest(addr,read,write,datain,dataout)input[7:0]datain;input[15:0]addr;inputread,write;output[7:0]dataout;//要这样定义端口的位宽！wireaddr,read,write,datain;regdataout; Example2:moduletest(addr,read,write,datain,dataout)inputdat
8、ain,addr,read,write;outputdataout;wire[15:0]addr;wire[7:0]datain;wireread,write;reg[7:0]dataout;//不要这样定义端口的位宽！！ 2、端口的I/O与数据类型的关系：端口的I/O端口的数据类型module内部module外部inputwirewire或regoutputwire或regwireinoutwirewire 3、assign语句的左端变量必须是wire；直接用”=“给变量赋值时左端变量必须是reg！Example:assigna=b;//a
9、必须被定义为wire！！********begina=b;//a必须被定义为reg！end三、VHDL中STD_LOGIC_VECTOR和INTEGER的区别 例如A是INTEGER型，范围从0到255；B是STD_LOGIC_VECTOR，定义为8位。A累加到255时，再加1就一直保持255不变，不会自动反转到0，除非令其为0；而B累加到255时，再加1就会自动反转到0。所以在使用时要特别注意！以触发器为例说明描述的规范性1、无置位/清零的时序逻辑always@(posedgeCLK)beginQ<=D;end2、有异步置位/清零的时序逻辑异
10、步置位/清零是与时钟无关的，当异步置位/清零信号到来时，触发器的输出立即被置为1或0，不需要等到时钟沿到来才置位/清零。所以，必须要把置
