eda课程设计--数字钟

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1、1•设计任务12•设计要求及目的13•设计说明书13.1确定数字电子钟系统组成13.2确定信号源（分频）模块23.3确定计数模块43.4确定显示模块63.5管脚绑定103.6数字电子钟总原理图104•设计过程中出现的问题及解决方法115.参考文献12136.心得体会设计任务设计题目：基于CPLD技术、应用QuartusII软件的数字电子钟设计。二、设计要求及目的2.1设计要求：设计的数字电子钟具有吋、分、秒计数功能，以24小吋循环计时；具有清零、调时功能。2.2设计目的：通过理论学习和实践动手操作，掌握小型数字系统的设计方法。通

2、过具体的数字电子钟的课程设计，领会到EDA硬件设计软件化的特点;掌握六十进制、二十四进制计数器的设计方法；同时掌握CPLD技术的层次化结构化设计方法；并能熟练使用QuartusII开发小型数字系统，解决调试过程中所遇到的一些问题。三、设计说明书3.1确定数字电子钟系统组成图3.1数字电子钟的组成框图3.2确定信号源(分频)模块信号源是为了产生lllz的门控信号和显示模块的扫描信号，而对输入系统吋钟信号CLK(50MHz)进行分频的模块，设计源代码如下：PIN1HZ把50MHz系统输入时钟分频得到1Hz时钟信号：LIBRARYTR

3、EE;USEIEEE.STD_L0GTC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPIN1HZISPORT(CLK1N:INSTD_LOG1C;CLKOUT:OUTSTD_LOG1C);ENDPIN1HZ;ARCHITECTUREAOFPIN1IIZISBEGTNPROCESS(CLKTN)VARIABLECNTTEMP:INTEGERRANGE0TO49999999;BEGINIFCLKIN=，rANDCLKlVEVENTTHENIFCWTTEMP二49999999THENC

4、NTTEMP:=0;ELSEIFCNTTEMP<25000000THENCLKOUT<=V;ELSECLKOUTU'O';ENDTF;CNTTEMP:=CNTTEMP+1;ENDIF;ENDIF;ENDPROCESS;ENDA;02499999949999999(―►0)图3.21HZ分频原理波形图通过变量CNTTEMP计数和对CLKOUT的赋值转换完成分频。即当CNTTEMP为0至24999999(<25000000)时，CLKOUT二0为低电平；当CNTTEMP为25000000到49999999025000000)时，CL

5、KOUT二1为高电平。当CNTTEMP到达50000000后再次返回0,从头开始。如此循环，周期变为原来的50000000倍，则频率为50MHZ/50000000二1HZ。PIN1000HZ把50MHz系统输入时钟分频得到lKHz时钟信号:LIBRARYTREE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPIN2000HZISPORT(CLK1N:INSTD_LOG1C;CLKOUT:OUTSTD_LOG1C);ENDPIN2000HZ;ARC

6、HITECTUREAOFPIN2000I1ZISBEGINPROCESS(CLKTN)VARIABLECNTTEMP:INTEGERRANGE0TO49999;BEGINIFCLKIN二T'ANDCLKIN'EVENTTHENIFCNTTEMP二49999THENCNTTEMP:=0;ELSEIFCNTTEMP<25000THENCLKOUT<=,V;ELSECLKOUTU'0,;ENDTF;CNTTEMP:=CNTTEMP+1;ENDIF;ENDIF;ENDPROCESS;ENDA;02499949999(—►0)图3.31K

7、1IZ分频原理波形图同1HZ分频，当CNTTEMP为0至24999(<25000)时，CLKOUT二0为低电平；当CNTTEMP为25000到49999025000)时，CLKOUT"为高电平。当CNTTEMP到达50000后再次返回0,从头开始。如此循环，周期变为原来的50000倍，则频率为50MHZ/50000二1KHZ。3.3确定计数模块计数器模块是由3个带有异步清零端，进位信号输出的模为60或24的8421BCD码的计数器级连而成，分别进行秒、分、吋的计数。(1)模为60,具有异步复位、同步置数功能的8421BCD码计数

8、器，进行秒和分的计数。其中，CI为计数控制信号，NRESET为异步复位控制信号，LOAD为同步置数控制信号，C0为进位输出端，CLK为时钟信号，QI1和QL为秒计数中十进制数所对应的高位和低位信号。程序如下：LIBRARYIEEE;USEIEEE.STDLOGI