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1、VHDL硬件描述语言与VHDL数字逻辑电路设计硬件描述语言与数字逻辑电路设计（第三讲）VHDL语言构造体的描述方式主讲：陶海红西安电子科技大学雷达信号处理国家重点实验室主讲：宋万杰雷达信号处理国防科技重点实验室基本内容多数用于系统仿真行为描述方式⎧寄存器传输（或数据流）描述方式逻辑综合⎨⎩结构化的描述方式4.1构造体的行为描述方式§主要用于系统数学模型的仿真或者系统工作原理的仿真¾代入语句只要有变化，即执行信号量<=敏感信号量表达式；eg:a<=b;z<=aAND(bNANDc);¾延时语句⎧惯性延时b<=aAFTER20ns⎨⎩传输延时b<=TRANSPORTaAFTER20n
2、s惯性（惯性延时）：当一个系统或器件，输入信号变化周期小于系统或器件的惯性时，其输出将保持不变。惯性延时是缺省，若不作特别说明，是指惯性延时。传输延时：输出端的信号除延时规定时间外，将完全复现输入端的输入波形，与形状和宽窄无关。b<=aAFTER20nsb<=aAFTER20ns102030405060708090102030405060708090b<=TRANSPORTaAFTER20ns102030405060708090¾多驱动器描述语句为了解决多个驱动器同时驱动一个信号的信号行为描述，在包集合STD_LOGIC_1164中专门定义了一种描述判决函数的数据类型，称判决函数
3、子类型eg:ARCHITECTUREsampleOFsampleISBEGINa<=bAFTER5ns;a<=cAFTER5ns;ENDsample;判据函数子类型描述的部分源程序见p53例4－3。¾GENERIC语句GENERIC语句常用于不同层次之间的信息传递eg:ENTITYsampleISGENERIC(rise,fall:TIME);PORT(ina,inb,inc,ind:INBIT;q:OUTBIT);ENDsamples;ARCHITECTUREbehavOFsampleISCOMPONENTand2GENERIC(rise,fall:TIME);PORT(a,b
4、:INBIT;c:OUTBIT);ENDCOMPONENT;SIGNALU0_C,U1_C:BITBEGINU0:and2GENERICMAP(5ns,5ns)PORTMAP(ina,inb,U0_C);U1:and2GENERICMAP(8ns,10ns)PORTMAP(inc,ind,U1_C);U2:and2GENERICMAP(9ns,11ns)PORTMAP(U0_C,U1_C,q);ENDbehav;4.2构造体的寄存器传输(RTL)描述方式特点：V采用寄存器硬件的一一对应的直接描述；V采用寄存器之间的功能描述。注意的问题：V“X”状态的传递；(见P58）V寄存器RT
5、L描述的限制；禁止在一个进程中存在两个寄存器描述；禁止使用IF语句中的ELSE项；寄存器描述中必须代入信号值。V关联性强的信号应放在一个进程中。ENTITYmux2ISPORT(input:INSTD_LOGIC_VECTOR(1DOWNTO0);sel:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDmux2;ARCHITECTURErtlOFmux4ISBEGINy<=input(0)WHENsel=‘1’ELSEinput(1);ENDrtl;ENTITYmux2ISPORT(in0,in1,sel:INSTD_LOGIC;y:OUTSTD_LOGIC);EN
6、Dmux2;ARCHITECTURErtlOFmux2ISSIGNALtmp1,tmp2,tmp3:STD_LOGIC;BEGINtmp1<=in0ANDsel;tmp2<=in1AND(NOTsel);tmp3<=tmp1ORtmp2;y<=tmp3;ENDrtl;4.3构造体的结构描述方式在多层次的设计中，高层次的设计模块调用低层次的设计模块或直接用门电路设计单元。4.3.1构造体结构描述的基本框架：VASIC级结构描述；V插件板级结构描述；V系统级的结构描述。Entitymux2ISPORT(d0,d1,sel:INBIT;q:OUTBIT);ENDmux2;ARCHITE
7、CTUREstructOFmux2ISSIGNALaa,ab,nsel:BIT;COMPONENTand2PORT(a,b:INBIT;BEGINc:OUTBIT);u1:invPORTMAP(sel,nsel);ENDCOMPONENT;COMPONENTor2u2:and2PORTMAP(nsel,d1,ab);PORT(a,b:INBIT;u3:and2PORTMAP(d0,sel,aa);c:OUTBIT);ENDCOMPONENT;u4:or2PORTMAP(aa,ab
