时序逻辑电路分析

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1、第三章时序逻辑电路分析广东工业大学计算机学院2本章内容数字逻辑电路分为两大类：组合电路、时序电路3.1概述时序电路的基本概念及特点、分类，逻辑功能的表示方法3.2锁存器及触发器常见锁存器及触发器的工作原理、逻辑符号、功能特性3.3时序电路的分析与设计方法时序电路的分析方法、设计方法、设计举例3.4常用的时序逻辑电路寄存器，计数器3.5时序逻辑电路的时序分析时钟信号，建立时间、保持时间和最大传播延迟时间，稳态与亚稳态，分辨时间，时钟偏差，并行33.1概述43.1.1时序电路的基本概念及特点逻辑功能上的特点任意时刻电路的稳定输出，不仅取决于该时刻各个输

2、入变量的取值，而且还取决于电路原来的状态。电路结构上的特点通常包含组合电路和存储电路（必不可少）由具有记忆功能的锁存器或触发器构成存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合电路的输出典型的时序电路：计数器、读/写存储器、寄存器、移位寄存器、顺序脉冲发生器等53.1.2时序电路逻辑功能的表示方法1．逻辑表达式63.1.2时序电路逻辑功能的表示方法2．状态表以表格的方式描述时序电路中状态转换的过程，又称状态转换真值表3．状态图通过几何图形方式，将时序电路的状态转换关系及转换条件表示出来，又称状态转换图4．时序图可反映出在

3、时钟脉冲序列及输入信号的作用下，电路状态及输出状态随时间变化的波形73.1.3时序电路的分类1．按触发器的时钟脉冲控制方式分类同步时序电路：存储电路中所有的触发器状态的改变都是在同一个时钟脉冲（Clk）控制下同时发生异步时序电路：存储电路中的触发器由两个或两个以上的Clk控制或没有Clk控制2．按输出和输入的关系分类Mealy型时序电路：输出信号不仅取决于存储电路的状态，而且还与输入直接有关系。即Moore型时序电路：输出信号仅仅取决于存储电路的状态。即83.2锁存器及触发器共同点：具有存储功能的双稳态元器件不同点：存储状态0态和1态均为稳定的状态

4、锁存器是电平敏感的存储元件触发器是边沿触发的存储元件锁存器基本RS锁存器，D锁存器，门控D锁存器触发器D触发器，JK触发器，RS触发器，T触发器带置位、清零端的触发器，触发器集成电路93.2.1锁存器1．基本RS锁存器（1）基本结构及工作原理由一对或非门交叉耦合而成的基本锁存器原理图以及逻辑符号如下:103.2.1锁存器基本RS锁存器的工作原理:①输入信号S＝R＝0：输出为稳定的0态或1态②输入信号S＝1、R＝0：输出状态为1态。即③输入信号S＝0、R＝1：输出状态为0态。即④输入信号S＝R＝1：Q＝0、＝0，此输出既非0态，也非1态，这种状态非锁

5、存器的正常工作状态，应避免出现。Qn：接收信号之前的状态（简称现态）Qn+1：接收信号之后的状态（简称次态）113.2.1锁存器（2）基本RS锁存器的特性表及特性函数特性表：反映锁存器或触发器的次态（Qn+1）与现态（Qn）以及输入信号之间对应关系的表格。类似于真值表。特性函数：以逻辑表达式的方式反映锁存器或触发器的次态（Qn+1）与现态（Qn）以及输入信号之间函数关系。123.2.1锁存器（3）基本RS锁存器时序图t9时刻：R=S=0，锁存器应保持为双稳态中的0态或1态但∵前一时刻R=S=1，使Q＝0、＝0（非锁存器的正常状态）∴t9时刻锁存器的

6、状态无法确定，取决于两个或非门延迟的差异图中虚线：表示这种不确定的状态这种当两个有效信号同时撤销时所产生的状态不确定的情况称为竟态现象。133.2.1锁存器（4）基本RS锁存器的特点电路比较简单是组成各种功能更为完善的锁存器及触发器的基本单元输入信号直接控制着输出的状态（称为电平直接控制）输入信号S、R之间有约束143.2.1锁存器2．D锁存器（1）基本结构及工作原理①输入信号D＝0：②输入信号D＝1：（2）D锁存器的特性表及特性函数153.2.1锁存器（3）D锁存器时序图（4）D锁存器的特点电平直接控制不存在RS触发器的约束问题具有置0及置1功能

7、163.2.1锁存器3．门控D锁存器（1）基本结构及工作原理Clk控制同步的时钟信号：①Clk＝0：，锁存器状态不改变②Clk＝1：（由输入信号D控制锁存器状态）（2）特性函数173.2.1锁存器（3）门控D锁存器时序图（4）门控D锁存器的特点具有置0和置1功能受同步时钟Clk控制Clk＝1期间接收信号Clk＝0期间锁存，便于多个锁存器同步工作183.2.2触发器触发器是脉冲边沿触发的存储元件。1．D触发器（1）电路原理及逻辑符号①Clk＝0时，L1接收信号，D的值被读入，送到Qm，此时L2的Clk2＝0，L2不接收信号，D的值无法传送至Q端，Q将

8、保持原来的值不变。②Clk从01，L1的Clk1＝0，不再接收D信号。L2的Clk2＝1，L2开通，Qm信号被送至Q端。