EDA(Veriolg)代码

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1、硬件知识：有位选和段选才能找到你要让他亮的数码管就像坐标有横坐标和纵坐标。16x16点阵1.数码管显示0—fmodulecount16(clk,y1,y2);inputclk;output[7:0]y2;output[7:0]y1;reg[7:0]y1;reg[3:0]en;reg[7:0]y2;always@(posedgeclk)beginen<=en+1'b1;case(en)4'b0000:beginy1<=8'b00111111;y2<=8'b00001000;end4'b0001:beginy1<=8'b00000110;y2<=8'b00001000

2、;end4'b0010:beginy1<=8'b01011011;y2<=8'b00001000;end4'b0011:beginy1<=8'b01001111;y2<=8'b00001000;end4'b0100:beginy1<=8'b01100110;y2<=8'b00001000;end4'b0101:beginy1<=8'b01101101;y2<=8'b00001000;end4'b0110:beginy1<=8'b01111101;y2<=8'b00001000;end4'b0111:beginy1<=8'b00000111;y2<=8'b00001

3、000;end4'b1000:beginy1<=8'b01111111;y2<=8'b00001000;end4'b1001:beginy1<=8'b01101111;y2<=8'b00001000;end4'b1010:beginy1<=8'b01110111;y2<=8'b00001000;end4'b1011:beginy1<=8'b01111100;y2<=8'b00001000;end4'b1100:beginy1<=8'b00111001;y2<=8'b00001000;end4'b1101:beginy1<=8'b01011110;y2<=8'b00

4、001000;end4'b1110:beginy1<=8'b01111001;y2<=8'b00001000;end4'b1111:beginy1<=8'b01110001;y2<=8'b00001000;endendcaseendendmodule2.数码管显示学号modulexxx(seg,sl,clk);output[7:0]seg;output[7:0]sl;inputclk;reg[7:0]seg_reg;reg[7:0]sl_reg;reg[3:0]disp_dat;reg[2:0]count;always@(posedgeclk)begincount

5、=count+1'b1;endalways@(posedgeclk)begincase(count)3'b000:disp_dat=4'b0001;//显示个位数为13'b001:disp_dat=4'b0000;//显示十位数为03'b010:disp_dat=4'b0010;//显示百位数为23'b011:disp_dat=4'b0000;//显示千位数为03'b100:disp_dat=4'b0001;//13'b101:disp_dat=4'b0000;//03'b110:disp_dat=4'b0110;//63'b111:disp_dat=4'b000

6、0;//0endcasecase(count)//选择数鹿芟允疚?3'b111:sl_reg=8'b00000001;//选择个位数码管3'b110:sl_reg=8'b00000010;//选择十位数码管3'b101:sl_reg=8'b00000100;//选择百位数码管3'b100:sl_reg=8'b00001000;//选择千位数码管3'b011:sl_reg=8'b00010000;3'b010:sl_reg=8'b00100000;3'b001:sl_reg=8'b01000000;3'b000:sl_reg=8'b10000000;endcasee

7、ndalways@(disp_dat)//显示译码输出begincase(disp_dat)//选择输出数据4'b0000:seg_reg=8'b00111111;//显示04'b0001:seg_reg=8'b00000110;//显示14'b0010:seg_reg=8'b01011011;//显示24'b0011:seg_reg=8'b01001111;//显示34'b0100:seg_reg=8'b01100110;//显示44'b0101:seg_reg=8'b01101101;//显示54'b0110:seg_reg=8'b01111101;//显示6

8、endca