Verilog—同步计数器

《Verilog—同步计数器》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、西安邮电學院基于Verilog的HDL设计基础实验报告系部名称：通信与信息工程学院学生姓名：专业名称：通信工程班级：学号：时间：2010年12月11日实验题目同步计数器一、实验内容对使用JK主从触发器来设计的同步计数器的设计与验证；再对其进行综合生成网表文件；然后进行后仿真。二、技术规范输入引脚：j,k,clock,clear；输出引脚：Q，Qbar。技术规范:前面是JK主从触发器，后边是基本触发器，JK主从触发器在clear和clock控制下变化，而输出Q跟随主触发器的变化而变化。三、实验步骤1、在modulesim软件中进行JK主从触发器来设计的同步计数器的

2、设计与验证，直到运行结果全部正确；2、在Quartus软件中对刚刚完成的计数器进行综合，生成网表文件；3、在modulesim软件中对计数器进行进行后仿真。四、源代码1：设计模块：modulecounter(j,k,clock,clear,q,qbar);output[3:0]q,qbar;inputclock,clear;inputj,k;wirea,b,y,ybar,c,cbar,d;assigncbar=~clock;assigna=~(j&clear&clock&qbar),b=~(k&clock&q),y=~(a&ybar),ybar=~(clear&

3、b&y),c=~(y&cbar),c=~(ybar&cbar);assignq=~(c&qbar),qbar=~(d&clear&q);endmodule2：激励模块modulesimulate;regclock,clear;regj,k;wire[3:0]q,qbar;initial$monitor($time,"Clear=%b,j=%b,k=%b,q=%b",clear,j,k,q);counterco(j,k,clock,clear,q,qbar);initialbeginclear=1'b1;j=1'b1;k=1'b1;#30clear=1'b0;

4、j=1'b0;k=1'b1;#40clear=1'b1;j=1'b1;k=1'b0;#50clear=1'b0;j=1'b0;k=1'b0;endinitialbeginclock=1'b0;forever#10clock=~clock;endinitialbegin#500$finish;endendmodule五、仿真结果及分析五、调试情况，设计技巧及体会1、程序调试：程序一开始设计完毕时出现错误，检查到小问题修改后，运行成功。之后进行前仿真和形成网表。最后进行在modulesim软件中对计数器进行进行后仿真2、后仿真：后防真时要注意文件的扩展名及储存路径。

5、尽量保持存储文件名一致。3、综合：在进行综合生成网表前一定要熟悉掌握每一个选项和步骤。不会的查书看后最终完成了。