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1、实验六计数器设计一、实验目的1、设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图6-12、设计一个带使能输入及同步清（）的增1计数器，波形图见图6・2二、实验内容i^-enl^clri^-clk110oH0图6・1计数器1波形图u^-clki^-clrm-en@Q001H7iTu^^uir^uiru^LrLnrLrLJLrmj图6・2计数器2波形图在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned,则在描述计数器时就叮以使川具屮的函数
2、“尸（递增计数）和I（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为T时，计数器的下-•状态将自动变成举例來说，假定计数器的值到达“11厂是将停止，则在增1Z前必须测试计数器的值。如果计数器被说明为整数类型，则必须冇上限值测试。否则，在计数顺值等于7,并几要执行增1操作时，模拟器将指出此时有错课发生。卜両的例子是一个3位增1/减1计数器：当输入信号UP等于1时计数器增1；当输入信号UP等于0时计数器减1。Libraryieee;Useieee.std_logic_l164
3、.all;Useieee.std」ogic_unsigncd.all;Entityup_downisPort(clk,rst,en,up:instd_logic;Sum:outstd_logic_vcctor(2downto0);Cout:outstd_logic);End;Architectureaofup_downisSignalcount:std_logic_vector(2downto0);BeginProcess(clk,rst)BeginIfrst=,O,thenCount<=(othe
4、rs=>,0,);Elsifrising_edge(clk)thenIfen=TthenCaseupisWhenT=>count<=count+l;Whenothers=>count<=count-l;Endcase;Endif;Endif;Endprocess;Sum<=count;Coutv二Twhenen二，1'and((up二，1，andcount=7)or(up='(Tandcount=0))else0;End;参考以上实例完成实验n的中所要求的2个计数器的设计。三、实验代码代码1:-en
5、,ck对应SW1,SW2-elkPIN28,(将ADJ_CLK与103相连，调节拨码SW17--SW20,使输出1Hz时钟)一Q对应109—1012,co对应1013,(109—1013用导线连接LI—L5)-M4位功能选样位LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clr,en,clk:INSTD.LOGI
6、C;co:OUTSTD_LOGIC;Q:OUTSTD_L0GIC_VECT0R(3DOWNTO0);M:OUTSTD_LOGIC_VECTOR(3DOWNTO0))；ENDcounter;ARCHITECTUREcounter1OFcounterISSIGNALqs:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALca:STD_LOG1C;BEGINM<=n0001H;PROCESS(clk)-VARIABLEqlO:INTEGER;BEGINIF(rising_edge(clk)
7、)THENIF(clr=T)THENqs<="OOOOH;ELSIF(cn=T)THENIF(qs=T001”)THENqsv=“OOOO”；ca<=r；ELSEqs<=qs+1;ca<='0,;ENDIF;ENDIF;ENDIF;ENDPROCESS;Q<=qs；co<=caANDen;ENDcounter1;代码二：-en,clr对应SW1,SW2-elkPINR4X将ADJ_CLK与103相连，调节拨码SW17-SW20,使输出1H刁时钟)-Q对应109—1012(109—1012用导线连接L
8、1—L4)-M4位功能选择位LIBRARYIEEE;USEIEEE.STD.LOGIC」164.ALL;USE1EEE.STD_LOG1C_UNSIGNED.ALL;ENTITYcounter1ISPORT(clr,en,clk:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);M:OUTSTD_LOGIC_VECTOR(3DOWNTO0))；ENDcounter1;ARCHITECTUREcounter1OFcounter1IS
