何谓静态时序分析

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1、何谓静态H寸序分析(StaticTimingAnalysis,简称STA)何谓静态时序分析(StaticTimingAnalysis,简称STA)?它可以简单的定义为：设计者提出一些特定的时序要求(或者说是添加特定的吋序约朿)，套用特定的吋序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。卜•面举一个最简单的例了來说明时序分析的基木概念。假设信号需耍从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在FPGA内部的延时不能超过15ns

2、,而开发工具在执行过程中找到了如图4.1所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到我们的要求呢？仔细分析—番，发现所有路径的延时口J能为14ns、14ns、16ns、17ns、18ns,有两条路径能够满足要求，布局布线就会选择满足要求的两条路径2—。1.静态吋序分析模型因此，有些说法是错课的，不分什么情况就说时序不收敛，其实在不加约束的情况下谈时序约束是没冇意义的。附加约束的基本作用1.提高设计的工作频率对很多数字电路设计來说，提高工作频率非常重要，因为高工作频率意味着高处理能力

3、。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而捉高工作频率。2.获得止确的时序分析报告几乎所有的FPGA设计平台都包含静态吋序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设让的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此耍求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。3.指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进

4、行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还可以指定10引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS.LVDCELVDS、LVPECL>LVDSEXT、LVTTL>PCI、

5、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个模块的实现区域，通过物理布局布线约束，完成模块化设计等。静态时序分析中使用的各个模型分析1•周期(PERIOD)的含义周期的含义是时序屮最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期的概念是FPGA/ASIC吋序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和综合约束，它附

6、加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题，如果相邻同步元件时钟相位相反，那么它们之间的延迟将被默认限制为PERIOD约束值的一-半。如下图所示，2•周期定义时钟的最小周期为:TCLK_SKEWTCLK二TCKO+TLOGTC+TNET+TSETUP—TCLK_SKEW=TCD1-TCD2（稳定时为负的）其屮TCKO为时钟输出时间，TLOG1C为同步元件之间的组合逻辑延迟,TMET为网线延迟，TSE

7、TUP为同步元件的建立时间，TCLK_SKEW为时钟信号TCD2和TCD1延迟的差别。1.关于输入到达时间图3•输入到达时间示意图定义的含义是输入数据在有效时钟沿之后的TARRTVAL时刻到达。贝0，TARRIVAL二TCKO+TOUTPUT+TLOGIC根据上面介绍的周期(Period)公式，我们可以得到:Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk;(2)将公式1代入公式2：Tarrival+Tinput+Tsetup-Tclk_skew=

8、Tclk,而Tclk_skew满足时序关系后为负，所以