七人表决器实验

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1、3.3实验三七人表决器设计3.3.1实验目的1、掌握用QuartusII软件设计基本数字系统流程及注意事项。2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。3、掌握分层设计的方法和注意事项4、在实验报告中，总结数字系统设计步骤及注意事项。3.3.2实验内容基于QuartusII软件及VHDL语言实现七人表决器。当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。本实验4学

2、时。3.3.3实验仪器ZY11EDA13BE型实验箱。3.3.4实验原理分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。一、建立项目（1）新建文件夹。路径及文件名中不可出现汉字。（2）新建项目。一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。项目取名为bjq7。（3）选择芯片二、建立文件首先，建立各个VHDL功能模块。1.投票计数模块。（1）新建VHDL文件编辑VHDL程序。投票计数模块输入为七个电平开关input，输出为同意的人数ag

3、ree，反对的人数disagree，是否通过指示灯y，程序清单如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityBJQisport(input:instd_logic_vector(6downto0);七个输入开关agree:outstd_logic_vector(3downto0);同意的人数disagree:outstd_logic_vector(3downto0);不同意的人数y:outstd_logic);是否通过

4、标志end;architectureoneofBJQisbeginprocess(input)variablecnt:integerrange0to7;variablecnt0:integerrange0to7;begincnt:=0;foriin6downto0loopifinput(i)='1'thencnt:=cnt+1;endif;endloop;cnt0:=7-cnt;ifcnt>3theny<='0';elsey<='1';endif;casecntiswhen0=>agree<="0000";when1=>agre

5、e<="0001";when2=>agree<="0010";when3=>agree<="0011";when4=>agree<="0100";when5=>agree<="0101";when6=>agree<="0110";when7=>agree<="0111";whenothers=>agree<="0000";endcase;casecnt0iswhen0=>disagree<="0000";when1=>disagree<="0001";when2=>disagree<="0010";when3=>disagree

6、<="0011";when4=>disagree<="0100";when5=>disagree<="0101";when6=>disagree<="0110";when7=>disagree<="0111";whenothers=>disagree<="0000";endcase;endprocess;end;程序输入完成后进行保存，名字与实体名一致BJQ。（2）对保存好的vhdl文件进行编译。对表决器程序编译。点击ProjectNavigator小窗口下方的Files查看已有文件，可以看到项目中已有的文件。选中BJQ.vhd

7、，点击右键选择“setastop-levelentity”，此步骤将BJQ.vhd设置为当前需要编译的文件。执行“Processing”菜单下的“StartCompilation”命令，开始编译。（3）将VHDL文件生成原理图可调用的器件点击ProjectNavigator小窗口下方的Files，选中BJQ.vhd，点击右键选择“CreateSymbolFilesforcurrentFile”，将BJQ的VHDL文件生成为可调用的器件。生成器件成功后显示“CreateSymbolFilewassuccessful”2.数码管显示

8、模块建立操作步骤与投票计数模块方法相同，新建VHDL程序、保存文件、设置为顶层实体、编译机生成可调用器件。程序清单如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;e