第4章_原理图输入方法.ppt

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1、第4章原理图输入设计方法利用EDA工具进行原理图输入设计的优点是：设计者不必具备许多诸如编辑技术、硬件语言等新知识就能迅速入门，完成较大规模的电路系统设计。MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时配备了适用于各种需要的元件库，提供多层次设计功能，还提供了时序仿真器，精度达到0.1ns。本章详细介绍原理图输入设计方法，但学习的重点是设计流程，因为除最初的图形编辑输入外，其他处理流程都与文本（如VHDL文件）输入设计完全一致。1位全加器可以利用用基本的逻辑门电路设计，也可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。以下将给出使用原理图输

2、入的方法进行底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也基本与此相同。4.1原理图方式设计初步——1位全加器设计向导4.1.1基本设计步骤步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！步骤2：输入设计项目和存盘图4-1进入MAX+plusII，建立一个新的设计文件使用原理图输入方法设计，必须选择打开原理图编辑器新建一个设计文件图4-2元件输入对话框首先在这里用鼠标右键产生此窗，并

3、选择“EnterSymbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT图4-3将所需元件全部调入原理图编辑窗连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器图4-4连接好原理图并存盘首先点击这里文件名取为：h_adder.gdf注意，要存在自己建立的文件夹中步骤3：将设计项目设置成工程文件(PROJECT)图4-5将当前设计文件设置成工程文件首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变注意，此路径指向当前的工程！步骤4：选择目标器件并编

4、译图4-6选择最后实现本项设计的目标器件首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来图4-7对工程文件进行编译、综合和适配等操作选择编译器编译窗消去Quartus适配操作选择此项消去这里的勾完成编译！步骤5：时序仿真(1)建立波形文件。首先选择此项，为仿真测试新建一个文件选择波形编辑器文件(2)输入信号节点。图4-8从SNF文件中输入设计文件的信号节点从SNF文件中输入设计文件的信号节点点击“LIST”SNF文件中的信号节点图4-9列出并选择需要观察的信号节点用此键选择左窗中需要的

5、信号进入右窗最后点击“OK”图4-9列出并选择需要观察的信号节点(3)设置波形参量。图4-10在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)消去这里的勾，以便方便设置输入电平(4)设定仿真时间。图4-11设定仿真时间选择ENDTIME调整仿真时间区域。选择60微秒比较合适(5)加上输入信号。图4-12为输入信号设定必要的测试电平或数据(6)波形文件存盘。图4-13保存仿真波形文件用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平(7)运行仿真器。图4-14运行仿真器选择仿真器运行仿真器(8)观察分析半加器仿真波形。图4-15半加器h_adder.gd

6、f的仿真波形(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图4-16打开延时时序分析窗选择时序分析器输入输出时间延迟(10)包装元件入库。选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“CreateDefaultSymbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。步骤6：引脚锁定可选择键8作为半加器的输入“a”选择实验电路结构图6选择键7作为半

7、加器的输入“b”可选择发光管8作为半加器的进位输出“co”可选择发光管7作为半加器的和输出“so”选择实验板上插有的目标器件目标器件引脚名和引脚号对照表键8的引脚名键8的引脚名对应的引脚号引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：aPIO13272、键7bPIO12263、发光管8coPIO23394、发光管7soPIO2238步骤6：引脚锁定选择引脚锁定