《原理图输入方法》PPT课件.ppt

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1、上讲主要内容回顾：任务41、FPGA结构与工作原理（1）FPGA查找表单元（2）FLEX10K系列器件FLEX10K内部结构：1)逻辑单元LE2)逻辑阵列LAB3)快速通道(FastTrack)4)I/O单元与专用输入端口5)嵌入式阵列块EAB2、FPGA/CPLD测试技术(1)内部逻辑测试(2)JTAG边界扫描测试(3)嵌入式逻辑分析仪EDA技术实用教程教学导航任务5基于原理图实现的基本门电路设计任务6基于原理图实现的1位全加器设计任务7设计频率计任务8基于LPM_COUNTER的数控分频器设计任务5：基于原理图实现的基本门电路设计操作演示基本门电路设计：与门、非门、与非

2、门、异或门等操作演示基本74系列电路设计：749374390741547437474248任务6：基于原理图实现的1位全加器设计1位全加器原理图方式设计方法:（1）为本项工程设计建立文件夹（2）输入设计项目和存盘（3）将设计项目设置成工程文件(PROJECT)（4）选择目标器件并编译（5）时序仿真（6）引脚锁定（7）编程下载（8）设计顶层文件（9）补充说明本章主要内容：1、原理图方式设计方法（1）为本项工程设计建立文件夹（2）输入设计项目和存盘（3）将设计项目设置成工程文件(PROJECT)（4）选择目标器件并编译（5）时序仿真（6）引脚锁定（7）编程下载（8）设计顶层文件

3、（9）补充说明2、（1）设计有时钟使能的两位十进制计数器1)设计电路原理图。用74390设计一个有时钟使能的两位十进制计数2)计数器电路实现3)波形仿真（2）频率计主结构电路设计（3）测频时序控制电路设计（4）频率计顶层电路设计6.11位全加器设计向导6.1.1基本设计步骤步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！步骤2：输入设计项目和存盘图6-1进入MAX+plusII，建立一个新的设计文件使用原理图输入方法设计，必须选择打开原理图编辑器新建一个设计文件图6-2元

4、件输入对话框首先在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT图6-3将所需元件全部调入原理图编辑窗连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器图6-4连接好原理图并存盘首先点击这里文件名取为：h_adder.gdf注意，要存在自己建立的文件夹中步骤3：将设计项目设置成工程文件(PROJECT)图6-5将当前设计文件设置成工程文件首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径

5、指向的改变注意，此路径指向当前的工程！步骤4：选择目标器件并编译图6-6选择最后实现本项设计的目标器件首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来图6-7对工程文件进行编译、综合和适配等操作选择编译器编译窗消去Quartus适配操作选择此项消去这里的勾完成编译！步骤5：时序仿真(1)建立波形文件。首先选择此项，为仿真测试新建一个文件选择波形编辑器文件(2)输入信号节点。图6-8从SNF文件中输入设计文件的信号节点从SNF文件中输入设计文件的信号节点点击“LIST”

6、SNF文件中的信号节点图6-9列出并选择需要观察的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”图4-9列出并选择需要观察的信号节点(3)设置波形参量。图6-10在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)消去这里的勾，以便方便设置输入电平(4)设定仿真时间。图6-11设定仿真时间选择ENDTIME调整仿真时间区域。选择60微秒比较合适(5)加上输入信号。图6-12为输入信号设定必要的测试电平或数据(6)波形文件存盘。图6-13保存仿真波形文件用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平(7)运行仿真器。图6-1

7、4运行仿真器选择仿真器运行仿真器(8)观察分析半加器仿真波形。图6-15半加器h_adder.gdf的仿真波形(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图6-16打开延时时序分析窗选择时序分析器输入输出时间延迟(10)包装元件入库。选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图6-5中“File”菜单的“CreateDefaultSymbol”项，