《VHDL基本结构》PPT课件.ppt

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1、12VHDL语言设计实体的基本结构用VHDL语言设计的电路无论规模大小，都要使用一个完整的VHDL程序结构，这个完整的程序结构称为设计实体或实体。设计实体是指能被VHDL语言综合器所接受，并能作为独立的设计单元，以元件的形式存在的VHDL语言程序。所谓的元件，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块，独立存在和运行。VHDL硬件描述语言22.1VHDL语言设计实体的组成VHDL语言的设计实体都由实体说明(Entity)和结构体(Architecture)两个最基本的部分组成。实体说明部分用来描述该模块或系统的接口信息，包括端口的数目、方

2、向和类型，其作用相当于传统设计方法中所使用的元件符号。结构体部分则描述该模块的内部电路，对应于原理图、逻辑方程和模块的输入/输出特性。一个设计实体可以包含一个或多个结构体，用于描述其的逻辑结构和逻辑功能。VHDL语言设计实体的基本结构3VHDL设计实体的结构VHDL语言设计实体的基本结构一个完整的VHDL设计实体（设计文件），通常包括：■实体说明（Entity）■结构体（Architecture）■配置（Configuration）■库（Library）和程序包（Package）41.VHDL设计实体的结构VHDL语言设计实体的基本结构库、程序包配置设计实体实体说明结

3、构体进程或其他并行结构基本结构：52.设计实体举例【例2.1】试用VHDL语言设计一个四选一数据选择器。VHDL语言设计实体的基本结构数据输入：D3D2D1D0数据输出：Y选择控制：S1S06VHDL语言设计实体的基本结构VHDL程序如下：LIBRARYIEEE；--IEEE库USEIEEE.STD_LOGIC_1164.ALL；--程序包USEIEEE.STD_LOGIC_ARITH.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYmux41IS--定义实体名PORT(S1,S0:INSTD_LOGIC；--定义输入信号D3,D2,

4、D1,D0:INSTD_LOGIC；Y:OUTSTD_LOGIC--定义输出信号)；ENDmux41；ARCHITECTUREbehaveiorOFmux41IS--定义结构体名BEGIN--逻辑功能描述Y<=D0WHENS1=‘0’ANDS0=‘0’ELSED1WHENS1=‘0’ANDS0=‘1’ELSED2WHENS1=‘1’ANDS0=‘0’ELSED3；ENDbehaveior；库程序包实体说明结构体72.设计实体举例库：是用来存放已设计好的程序包、数据集合体、元件的仓库，供用户进行VHDL设计时调用。VHDL语言设计实体的基本结构程序包：用VHDL语言编写

5、的共享文件，定义了将要使用的常数、数据类型、子程序和设计好的电路单元等。实体说明：定义电路单元的输入、输出引脚信号。以标识符ENTITY开始，以END结束。结构体：用来描述电路内部结构和逻辑功能。并以标识符ARCHITECTURE开头，以END结尾。82.2VHDL语言的实体说明实体说明是VHDL程序设计中最基本的组成部分，主要用来描述设计实体的外部接口信号，定义设计单元的输入、输出端口，是设计实体对外的一个通信界面，但它不描述设计的具体功能。VHDL语言设计实体的基本结构实体说明语句的格式如下：ENTITY实体名IS[GENERIC（类属表）；][PORT（端口表）

6、；]END[ENTITY]实体名；实体说明语句类属说明语句端口说明语句结束语句规则：①实体声明语句必须以“ENTITY实体名IS”开始，以“ENDENTITY实体名；”结束；②实体名是设计者给设计实体的命名；③方括号内的语言描述可任选。91.实体说明语句ENTITY该语句是实体说明的引导语句，用来指明实体说明部分的开始，并定义实体名。VHDL语言设计实体的基本结构关键字：ENTITY格式：ENTITY实体名IS在设计编程时，实体名必须与设计文件名相同，否则无法编译。102.类属说明语句GENERIC该语句用来确定设计实体中定义的局部常数，将外部环境的信息参数传递到设计

7、实体，并用类属表的形式指明器件的一些特征。VHDL语言设计实体的基本结构关键字：GENERIC格式：GENERIC(常数名{,常数名}:数据类型[:设定值]{;常数名{,常数名}:数据类型[:设定值]})常数名：是由设计者定义的类属常数名；数据类型：常取INTEGER或TIME的类型；设定值：为常数名所代表的数值。112.类属说明语句GENERIC例如：VHDL语言设计实体的基本结构类属表对数据总线的类型和宽度做了定义，类属参数datawith的数据类型为整数，数据宽度为8位。ENTITYbodyISGENERIC（datawidth:INTEGER