EDA技术实用教程—Verilog_HDL版(第四版) 教学课件 作者 潘松 黄继业 潘明第3章 Verilog设计入门.ppt

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1、第3章Verilog设计入门3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述1．模块表达2．端口语句、端口信号名和端口模式3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3．赋值语句和条件操作符4．关键字5．标识符6．规范的程序书写格式7．文件取名和存盘3.1组合电路

2、的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式1．reg型变量定义2．过程语句3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式3．块语句begin_end4．case条件语句和4种逻辑状态3.1组合电路的Verilog描述3.1.24选1多路选择器及其case语句表述方式

3、5．并位操作和数字表达3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式1．按位逻辑操作符3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式2．等式操作符3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式3．assign连续赋值语句3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式4．wire定义网线型变量3

4、.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式3.1组合电路的Verilog描述3.1.34选1多路选择器及其数据流描述方式5．注释符号3.1组合电路的Verilog描述3.1.44选1多路选择器及其if语句描述方式3.1组合电路的Verilog描述3.1.44选1多路选择器及其if语句描述方式1．if_else条件语句2．过程赋值语句（1）阻塞式赋值（2）非阻塞式赋值3．数据表示方式3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器

5、描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述1.半加器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilo

6、g描述2.全加器顶层文件设计和例化语句3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述2.全加器顶层文件设计和例化语句3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述3.8位加法器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述3.8位加法器描述3.1组合电路的Verilog描述3.1.5加法器及其Verilog描述3.8位加法器描述3.2时序模块及其Verilog表述3.2.1边沿触发型触发器及其Verilog表述3.

7、2时序模块及其Verilog表述3.2.1边沿触发型触发器及其Verilog表述3.2时序模块及其Verilog表述3.2.2电平触发型锁存器及其Verilog表述3.2时序模块及其Verilog表述3.2.2电平触发型锁存器及其Verilog表述3.2时序模块及其Verilog表述3.2.3含异步复位/时钟使能型触发器及其Verilog表述3.2时序模块及其Verilog表述3.2.3含异步复位/时钟使能型触发器及其Verilog表述3.2时序模块及其Verilog表述3.2.4同步复位型触发

8、器及其Verilog表述3.2时序模块及其Verilog表述3.2.4同步复位型触发器及其Verilog表述3.2时序模块及其Verilog表述3.2.5异步复位型锁存器及其Verilog表述3.2时序模块及其Verilog表述3.2.5异步复位型锁存器及其Verilog表述3.2时序模块及其Verilog表述3.2.6Verilog的时钟过程表述的特点和规律3.2时序模块及其Verilog表述3.2.7异步时序模块的Verilog表述3.3二进制计数器及其Verilog设计3.3.14位二进制