EDA技术实用教程—Verilog_HDL版(第四版) 教学课件 作者 潘松 黄继业 潘明第10章 Verilog行为仿真.ppt

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1、第10章Verilog行为仿真10.1Verilog行为仿真流程10.1Verilog行为仿真流程10.2ModelSim应用向导10.2ModelSim应用向导1.启动ModelSim10.2ModelSim应用向导2.建立仿真工程项目10.2ModelSim应用向导2.建立仿真工程项目10.2ModelSim应用向导3.编译仿真文件10.2ModelSim应用向导3.编译仿真文件10.2ModelSim应用向导4.装载仿真模块和仿真库10.2ModelSim应用向导4.装载仿真模块和仿真库10.2ModelSim应用向导5.执行仿真10.2Mo

2、delSim应用向导5.执行仿真10.2ModelSim应用向导5.执行仿真10.3Verilog系统任务和预编译语句10.3.1系统任务、系统函数1.$display10.3Verilog系统任务和预编译语句10.3.1系统任务、系统函数1.$display10.3Verilog系统任务和预编译语句10.3.1系统任务、系统函数1.$display10.3Verilog系统任务和预编译语句10.3.1系统任务、系统函数1.$display10.3Verilog系统任务和预编译语句2.$write3.$strobe和$monitor10.3Veri

3、log系统任务和预编译语句3.$strobe和$monitor10.3Verilog系统任务和预编译语句3.$strobe和$monitor4.$finish和$stop10.3Verilog系统任务和预编译语句4.$finish和$stop10.3Verilog系统任务和预编译语句4.$finish和$stop10.3Verilog系统任务和预编译语句5.$time10.3Verilog系统任务和预编译语句6.文件操作10.3Verilog系统任务和预编译语句6.文件操作10.3Verilog系统任务和预编译语句6.文件操作10.3Verilog

4、系统任务和预编译语句10.3.2预编译语句1.`define宏定义2.`include文件包含3.Translate_on与translate_off10.4基本元件与用户自定义元件（UDP）10.4.1基本元件及其用法10.4基本元件与用户自定义元件（UDP）10.4.1基本元件及其用法10.4基本元件与用户自定义元件（UDP）10.4.1基本元件及其用法10.4基本元件与用户自定义元件（UDP）10.4.1基本元件及其用法10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10

5、.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.4基本元件与用户自定义元件（UDP）10.4.2用户自定义元件（UDP）10.5延时模型10.5.1#延时10.5延时模型10.5.2门延时10.5延时模型10.5.3延时说明块10.6其他仿真语句10.

6、6.1initial语句10.6其他仿真语句10.6.2fork-join块语句10.6其他仿真语句10.6.2fork-join块语句10.6其他仿真语句10.6.2fork-join块语句10.6其他仿真语句10.6.2fork-join块语句10.6其他仿真语句10.6.3wait语句10.6其他仿真语句10.6.4force、release语句10.6其他仿真语句10.6.5deassign语句10.7仿真激励信号的产生10.7仿真激励信号的产生10.7仿真激励信号的产生10.7仿真激励信号的产生10.7仿真激励信号的产生10.8Veril

7、og测试基准10.8Verilog测试基准10.9Verilog数字系统仿真实验