VHDL各种计数器程序.doc

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1、.1.具有CLK，Q端口的简单加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTINTEGERRANGE15DOWNTO0);END;ARCHITECTUREbehavOFCNT4ISSIGNALD,Q1:INTEGERRANGE15DOWNTO0;BEGINPROCESS(CLK)BEGINIFCLK'EVENT

2、ANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;D<=Q1+1;Q<=Q1;ENDbehav;2.具有异步清零aclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK,ACLR:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREbe

3、havOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,ACLR)Word文档.BEGINIFACLR='0'THENQ1<=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;ENDPROCESS;Q<=Q1;ENDbehav;3.具有同步清零sclr，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.AL

4、L;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK,SCLR:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREbehavOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,SCLR)BEGINIFCLK'EVENTANDCLK='1'THENIFSCLR='1'THENQ1<=(OTHERS=>'0');ELSE

5、Q1<=Q1+1;ENDIF;ENDIF;Word文档.ENDPROCESS;Q<=Q1;ENDbehav;4.具有异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;APRE:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECT

6、UREbehavOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,APRE)BEGINIFAPRE='1'THENQ1<="0001";ELSIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;ENDPROCESS;Q<=Q1;ENDbehav;Word文档.5.具有同步置位spre，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;U

7、SEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;SPRE:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbehavOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,SPRE)BEGINIFCLK'EVENTANDCLK='1'THENIFSPRE='1'THENQ1<="0001";ELSE

8、Q1<=Q1+1;ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDbehav;Word文档.6.具有异步清零aclr，异步置位apre，CLK，Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPOR