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时间:2020-03-11
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1、QR0702-10杭州乾晖电子有限公司电子硬件设计指导书编制(日期):(年月日)审核(日期):(年月日)批准(日期):(年月日)共页元器件封装库基本要求2二、电气设计总结22.1、化成控制板22.1.2、存储器22.1.3、地址及译码3元器件封装库基本要求二、电气设计总结本项目的电子设计具在candence公司的allegro16.0设计工具下进行,其中原理图使用capture设计,PCB板使用SPB进行绘制。2.1、化成控制板本次控制板设计拟采用AVR的ATmega128作为CPU进行单板机设计,由于其不支持32位运算和除法,所以我们设定的主频在12MHz以上,最好可以上到16
2、MHz。装有28C256,62256各1片,628512为1片;ADS1255(单通道A/D转换),DAC7614(4通道DA转换)各一片;通讯使用CAN接口,CAN收发器采用SJA1000。控制板里使用的CPU是AVR的ATmega128,其内部含128KB的flash,4KB的SRAM,带有SPI总线接口,允许外部开展存储器;软件支持GCC规格及开发环境;设定的主频为12MHz以上。2.1.2、存储器控制板CPU采用了Harvard结构,具有独立的数据和程序总线;控制板里有4种存储器,它们有各自的用途及地址区域;CPU内部存储器,设作为主要的程序及运算内存;E2PROM-28
3、C256用于存储校正数据;SRAM-628512用于一般的扩展数据存储;SRAM-62256是化成工作的运算及记录内存;2.1.3、地址及译码2.1.3.1、主译码控制板主要有一片Atrea的EPM3032A进行地址分配;Csi0:内存62256的地址片选,低电平有效;Csi1:内存628512的地址片选,低电平有效;Csi2:内存628512的地址片选,低电平有效;Csi3:内存28256的地址片选,低电平有效;Csi4:CAN控制器SJA1000的地址片选,低电平有效;Csi5:通讯地址读入245的片选,低电平有效;Csi6:锁存外部I/O数据的573/4的238片选,低电平
4、有效;Csi7:用于高位扩展地址锁存的74HC573/4,高电平有效;CPLD使用VHDL硬件逻辑语言进行设计,在Altera提供的QuartusII7.2开发环境下编译,仿真后在CPLD的Jetag口写入。由于D2芯片使用3.3V供电,需要有HCT类型D23、D26芯片把电平转换到5V的TTL兼容逻辑电平;D26还负责断电保护逻辑。2.1.3.2、辅译码外部IO输出的74HC573/4的锁存信号由74HC238译码,输出为高电平有效;地址及用途如下表:
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