实验二 一位8421BCD码加法器的设计.doc

《实验二 一位8421BCD码加法器的设计.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、实验二一位8421BCD码加法器的设计一、实验目的1.理解四位加法器7483和四位比较器7485的工作原理及使用2.掌握一位8421BCD码加法器的工作过程3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容1.采用画原理图的方法设计一位8421BCD码加法器。要求使用四位加法器7483和四位比较器7485及必要的逻辑门电路。三、分析过程7483是四位二进制加法器，其进位规则是逢16进1。而8421BCD码表示的是十进制数，进位规则是逢10进1。用7483将两个1位BCD码相加时，当和小于等

2、于9时，结果正确；当和大于9时，需加6进行修正。实验中要求使用7483、7485及必要的逻辑门完成。由于7483通过输出引脚C4S3S2S1S0输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。由于两个1位十进制数相加时，和的取值范围是0—18，将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正十进制二进制数十进制数备注C4S3S2S1S0DCD3D2D1D0不需修正000000000001000010000

3、12000100001030001100011400100001005001010010160011000110700111001118010000100090100101001100101010000需要修正110101110001120110010010130110110011140111010100150111110101161000010110171000110111181001011000从表中分析可得出如下结论：当7483输出的二进制数的和为0---9时，即S3S2S1S0≤9时结果正确，不需修正

4、；当和为10-----15时S3S2S1S0＞9时，需加6修正，此种情况可将7483的输出S3S2S1S0送入7485的输入引脚A3A2A1A0，将1001（即9）送入7485另一组输入引脚B3B2B1B0，若7485的输出A＞B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。此种情况7483的输出S3S2S1S0＜9，但C4=1。综合以上分析，当7483输出的二进制数的和S3S2S1S0＞9或C4=1时结果需修正。此修正的条件可通过7485的输出A＞B和7483输出的C4通过逻辑或门（OR

5、1）获得。当OR1输出为1时需修正，当OR1输出为0时不需修正。（分析出何时应对结果修正）需再使用一片7483实现加6修正，将第一片7483输出的二进制数的和S3S2S1S0送入第二片7483的输入引脚A3A2A1A0，第二片7483的输入引脚B3B2B1B0接入0、OR1输出、OR1输出、0。由于不需修正时，OR1输出为0，需修正时OR1输出为1，实现加6修正。（分析了如何实现修正）分析BCD码十位获得，当第一片7483输出的二进制数的和为0—16时，BCD码十位由第二片7483输出的C4获得，当第一片74

6、83输出的二进制数的和为16、17、18时，BCD码十位由第一片7483输出的C4获得。因此，BCD码十位由两片7483的C4经过逻辑或门（OR2）获得。四、原理图（粘贴QUARTUS中绘制的原理图）五、功能仿真的波形图及说明（包含不需修正以及修正的情况）六、实验体会与收获说明发现问题以及解决的方法