集成触发器课件.ppt

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1、第六章集成触发器内容提要本章主要介绍构成数字系统的另一种基本逻辑单元器件——触发器。其内容有：(1)触发器的特点及分类。(2)基本的RS触发器。(3)时钟控制的RS触发器，D触发器，JK触发器，T触发器的电路结构、逻辑功能及其描述方法。(4)触发器的性能参数。§6.1触发器的特点及分类6.1.1触发器的基本特点在各种复杂的数字系统中，不但要对二值信号进行算术运算和逻辑运算，而且还需要保存这些信号和结果。这就需要有记忆功能的逻辑单元器件。能够存储一位二值信号的基本单元电路称为触发器。每个触发器都应有两个互为相反的输出端Q和Q，而且触发器必须具备以下两个基本特点：第一，

2、具有两个能自行保持的稳定状态，用来表示0和1两个逻辑状态，或者二进制数的0和1。第二，在不同的输入信号作用下，触发器可以从一个稳定状态翻转为另一个稳定状态。6.1.2触发器的分类迄今为止，已经研制出了许多种触发器电路。根据电路结构形式，触发器可分为两大类：一类是没有时钟输入端的基本触发器，另一类是有时钟输入端的时钟触发器。本章重点介绍时钟触发器的逻辑功能，属性及描述方法。6.1.3时钟触发器的分类具有时钟脉冲控制输入端CP的触发器称为时钟触发器，带有时钟输入端的时钟触发器状态的改变不仅决定于数据输入信号，还决定于时钟脉冲信号CP，因此，在数字系统中，按中央控制器发出的

3、时序控制信号来协调动作。时钟触发器的种类也很多，在选择和使用前应搞清如下两方面的属性：第一，它属于何种逻辑功能?第二，它是什么结构的触发器?用什么样的触发方式?1.按逻辑功能分，时钟触发器常用的有四种：即：RS型触发器，D型触发器，JK型触发器和T型触发器。本章按逻辑功能分类重点介绍。2.按结构和触发方式分，时钟触发器也有四种：(1)同步式触发器。同步触发器采用电平触发方式，一般是高电平触发。(2)维持阻塞触发器。维持阻塞触发器采用边沿触发方式，一般是用上升沿触发方式。(3)边沿触发器。边沿触发器采用边沿触发方式，一般是用下降沿触发方式。(4)主从触发器。主从触

4、发器采用主从触发。§6.2基本RS触发器基本RS触发器是各种触发器电路中结构形式最简单的一种。同时，它又是复杂电路结构触发器的一个基本组成都分。6.2.1电路结构与工作原理1.电路的基本结构：在图6.2.1(a)所示电路中，如果只有一个或非门G1，那么当另一个输入端接低电平时，输出vO1的高、低电平将随输入vI1的高、低电平而改变。因此，它不具备记忆功能。如果用另一或非门G2将vO1反相(同时将G2的另一个输入端接低电平)，则G2的输出vO2将与vI1同相。现将vO2接回G1的另一个输入端，这时即使原来加在vI1输入端上的信号消失了，vO1和vO2的状态也能保持下去

5、。这样就得到了图6.2.1(b)中由两个或非门所组成的基本RS触发器电路。2.电路的工作原理：由于G1和G2在电路中的作用完全相同，所以习惯上将电路画成图6.2.1(b)的对称形式。Q和Q称为输出端，并且定义Q=1、Q=0为触发器的1状态，Q=0、Q=1为触发器的0状态。SD称为置位端或置1输入端，RD称为复位端或置0输入端。（1）当SD=1、RD=0时，Q=1,Q=0。（2）当SD=0,RD=1时,Q=0,Q=1。（3）当SD=RD=0时，电路维持原来状态不变。（4）当SD=RD=1时，Q=Q=0，既不是定义的1状态，也不是定义的0状态。而且，在SD和RD同时回到0

6、以后，无法判定触发器将回到1状态还是0状态。因此，在正常工作时输入信号应遵守SDRD=0的约束条件，也就是说不允许输入SD=RD=1的信号。表6.2.1是功能真值表，在表6.2.1中触发器新的状态Qn+1叫做次态，Qn+1不仅与输入状态有关，而且与触发器原来的状态Qn(也叫做初态)有关，所以把Qn也作为一个变量列入了真值表，并将Qn称做状态变量，把这种含有状态变量的真值表叫做触发器的特性表或功能表。表6.2.1为或非门的功能真值表表6.2.2用与非门组成的基本RS触发器的功能表。SDRDQnQn+10011001100001111010101011011000*0*S

7、DRDQnQn+11100110011110000010101010111001*1*用与非门构成的基本RS触发器图6.2.2这个电路是以低电平作为输入信号的，所以用SD和RD分别表示置1输入端和置0输入端。在图6.2.2(b)的逻辑符号中，用输入端的小圆圈表示用低电平作输入信号，或者叫低电平有效。6.2.2工作特性由图6.2.1(b)和图6.2.2(a)可以看出，在基本RS触发器中，输入信号直接加在输出门上，所以输入信号在SD或RD为1的全部作用时间里，都能直接改变输出端Q和Q的状态，这就是基本RS触发器的工作特点。由于这个缘故，也把SD(SD)叫