数字电路实验基本知识讲课稿.ppt

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1、数字电路实验基本知识3、74系列器件一般右下角的最后一个引脚是GND，右上角的引脚是Vcc。例如，14引脚器件引脚7是GND；引脚14是Vcc；16引脚器件的8引脚是GND，16引脚是Vcc。但也有例外，如16引脚的双JK触发器74LS76，引脚13是GND，引脚5是Vcc。GNDVCC因此，使用集成电路器件时要先看清楚它的引脚分配图，找对电源和地引脚，避免因接线错误造成器件损坏。二、可编程逻辑器件封装大规模可编程逻辑器件常采用PLCC/QFP/BGA等封装形式数字电路实验系统上，使用的复杂可编程逻辑器件EP1C3T144C8是144引脚的TQFP（ThinQuadFlatPackage）封

2、装，图2是封装正面。器件的正面上方的小圆点指示引脚1，引脚编号按逆时针方向增加，引脚2在引脚1的左边，引脚144在引脚1的右边。VCCINTER内核电源VCCIO端口电源GND地端EP1C3T144C8的电源引脚号有多个定位点三、数字电路逻辑状态与电平标准规定数字电路是一种开关电路，开关的两种状态“开通”与“关断”，常用二元常量0和1来表示。在VHDL中通常用BIT表述bitorbit-vector数字信号按信号方向分输入与输出(in/out/inout/buff)在数字逻辑电路中，区分逻辑电路状态“1”和“0”信号用电平来体现信号的电平一般有两种规定，即正逻辑和负逻辑。正逻辑规定，高电平表

3、示逻辑“1”，低电平则表示逻辑“0”。负逻辑规定，低电平表示逻辑“1”，高电平则表示逻辑“0”。工程中多数采用正逻辑描述。现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等各自的供电电源、电平标准以及使用注意事项TTL:Transistor-TransistorLogic三极管结构Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=1.4V；VIL<=0.8V。　因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白

4、白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。三、数字电路逻辑状态与电平标准规定(TTL续)LVTTL又分3.3V、2.5V以及更低电压的LVTTL(LowVoltageTTL)。3.3VLVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。2.5VLVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。更低的LVTTL不常用。多用在处理器等高速芯片，使用时查看芯片手册就OK了。      　　TTL电平输入脚悬空时是内部认为是高电平。三、数字

5、电路逻辑状态与电平标准规定CMOS：ComplementaryMetalOxideSemiconductor  PMOS+NMOSVcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。　　　　相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。3.3VLVCMOS：　　　　Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。2.5VLVCMOS：　　　　Vcc：2.5V；VOH>=2V；VOL<=0.1V；V

6、IH>=1.7V；VIL<=0.7V。CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。四、数字电路测试机故障查找、排除1.数字电路测试数字电路静态测试指的是，给定数字电路若干组静态输入值，测定数字电路的输出值是否正确。数字电路状态测试的过程是在数字电路设计好后，将其安装连接成完整的线路，把线路的输入接到电平开关上，线路的输出接到电平指示灯（LED）,按功能表或状态表的要求，改变输入状态，观察输入和输出之间的关系是否符合设计要求。数字电路电平测试是测量数字电路输入与输出逻辑电平（

7、电压）值是否正确的一种方法。数字逻辑电路中，对于74系列TTL集成电路要求，输入低电平≤0.8V，输入高电平≥1.4V。74系列TTL集成电路数出低电平≤0.2V，输出高电平≥3.5V。静态测试是检查设计与接线是否正确无误的重要一步。动态测试：在静态测试的基础上，按设计要求在输入端加动态脉冲信号，观察输出端波形是否符合设计要求，这是动态测试。2.故障查找与排除在数字逻辑电路实验中，出现问题是难免的。重要的是分