EDA课程数字钟设计报告.doc

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1、一、设计任务设计一台能显示时、分、秒的数字钟。具体要求如下：（1）由实验箱上的时钟信号经分频产生秒脉冲；（2）计时计数器用24进制计时电路；（3）可手动校时，能分别进行时、分的校正；（4）整点报时；选做：可设置闹时功能，当计时计到预定时间时，扬声器发出闹铃信号，闹铃时间为4s，并可提前终止闹铃。二、试验目的（1）掌握时十进制、六进制和二十四进制计数器的设计方法。（2）掌握多位计数器相连的设计方法。（3）掌握多位共阴极扫描显示数码管的驱动及编码。三、总体设计方案本数字系统实现数字钟的基本的计时功能，输入8Hz的时钟，通过分频产生1Hz的时钟信号，采用24/12小

2、时制计时，能显示时、分、秒。本系统还具有校正功能，可以进行时分的校时，当计时器运行到59分59秒开始报时，另外还可以设定闹钟，当按下闹铃开关时，可在规定时间闹铃，当开关复位时，闹铃停止。本数字钟实际上是一个对频率(1Hz)进行计数的计数电路。由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路，同时分频后的1Hz时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟的基本组成本数字钟的实现可分为以下几个模块：(1)秒计数模块：秒计数，在频率为1Hz的时钟下以60次为循环计数，并产生进位信号影响分计数； (2)分计数模块：分计数

3、，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；(3) 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24/12次为一个循环计数；(4)频率产生模块：产生8Hz的计数频率，通过分频得到1Hz频率；(5) 时间显示模块：数码管通过动态显示，同时进行一定频率的扫描显示时，分，秒。(6) 时间设置模块：设置调试使能端，可以调时，分，秒。基本功能是在使能端为高电平时，可以使时和、分和秒循环计数；(7) 整点报时模块：在秒计数到50秒时，同时分计数到59分开始，蜂鸣器产生四个时钟周期的鸣叫，到整

4、点是产生两个时钟周期的鸣叫。(8) 闹钟模块：在设定闹钟闹铃时间后，当闹钟使能端有效时，可在闹铃时间闹铃，通过人工拨0后停闹。一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时”，“分”，“秒”计数器、译码器及显示器、电路组成。分频器电路：通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，当计数满时则产生相应的跳变，从而得到想要的的分频后频率。时间计数单元：时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一

5、般为12进制计数器或24进制计数器。译码驱动及显示单元：计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来。试验箱上有几种模式可供选择，选择模式5则自带有显示译码器，代码中就可以直接送四位bcd码给相应端口就行。校时电源电路：当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数将高电平信号加到需要校正的计数单元的输入端，相应的时分秒数值随着时钟脉冲信号跳变，校正好后，再按下使能键变为低电平，转入正常计时状态。整点报时电路：一般时钟都应具备整点报时

6、电路功能，即在时间出现整点时，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。本设计的总体设计原理结构框图如下：校时电路秒计数器分计数器分译码器秒译码器分显示器秒显示器时译码器时计数器时显示器报时1HZ振荡器分频器图1数字钟的系统框图该系统由振荡器、分频器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。石英晶体振荡器和分频器产生整个系统的时基信号，它直接决定计时系统的精度。“秒计数器”采用六十进制计数器，每累计60秒向“分计数器”进位；“分计数器”采用六十进制计数器，每累计60分向“时计

7、数器”进位；“时计数器”采用二十四进制计数器，按照“24翻1”规律计数。“时、分、秒”计数器的输出经译码器送显示器显示。校时电路用来当计时出现误差时对“时、分、秒”进行校对调整。整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时。本程序实现的功能并不复杂，故本课程设计并未采用例化语句，而是将各个模块的功能整合到一起，采用一个结构体多个进程来实现。四、调试过程程序完成后，首先要做的便是仿真，观察仿真图，改变相应的输入参数值看是否达到所要求的结果。输入时钟信号如下：相应的产生仿真图如下：从图中可以看出，仿真结果正常，分秒可以正常跳变。

8、其它功能也同样可以通过更改输入参数来观