《CMOS数字集成电路》PPT课件

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1、第二章CMOS数字集成电路2.1引言2.2集成电路的主要生产工艺晶片准备制版光刻工艺氧化工艺淀积腐蚀扩散P型衬底SiO2N+N+GSD金属2.3CMOS反相器及其版图2.3.1MOS晶体管及其版图LW多晶硅SiO2源(N+)漏(N+)NMOS晶体管栅(G)源(S)漏(D)栅氧化层P型NMOS管的物理模型P型衬底N+N+空穴电子沟道NMOS管特性漏极电流NMOS管特性当不考虑沟道长度调制系数λ的影响时:截止状态VGSVTNVGS>VDS+VTN饱和区VTN

2、VTP

3、衬底N阱N+N+P+P+接触接触孔接触掩膜P型衬底N阱N+N+P+P+金属2.4设计规则和工艺参数几何设计规则电学设计规则设计规则几何规则规定了版图制作中的各种尺寸,对版图各层之间的重叠、有源区的特征尺寸、以及线条的宽度和间距等几何尺寸所作出的规定。电学规则是电路连线电阻、分布电容、功耗等应达到的指标。分布电容MOS晶体管的器件电容CBSCGBCBDSD沟道CBSCGBCBDCGSGCGD一般，栅极电容可统一近似为：式中，ε0是真空的介电系数，ε0X是二氧化硅的相对介电常数，ε0X=4，A为栅氧化层面积，t0X为栅氧化层厚度。，扩散电容源扩散区面积漏扩散区

4、面积源区漏区ab扩散电容包括扩散区面电容和侧电容两部分:式中，Cja为每平方微米面结电容，Cjp为每微米的侧面电容，a为扩散区的宽度，b为扩散区的长度。结电容Cja是结电压Vj的函数：式中，ΦB为结电势，ΦB≈0.6V。n是常数，与PN结附近杂质的分布有关，n=0.3~0.5。连线电容信号沿导线传播的延迟依赖于许多因素，包括导线的分布电阻与电容，驱动源的阻抗，以及负载阻抗。对于长线，由导线层中分布电阻和分布电容引起的传播延迟起支配作用。导线的延迟时间inRRRRRoutCCCCC当n很大时:式中，r是单位长度导线分布电阻，c是单位长度导线分布电容，l是导线

5、长度。门的延迟CMOS门的延迟下降时间上升时间trtf0.9VDD0.1VDDCMOS电路的功耗静态功耗动态功耗对负载电容充放电功耗短路功耗减小CMOS管的输入电容，对于提高电路的工作速度和降低动态功耗都是有利的。此外，降低电源电压可以同时减少静态功耗、动态功耗和短路功耗，因此在低功耗系统中都采用1.5~3.3V的电源电压。2.5CMOS数字电路的特征2.5.1标准逻辑电平种类供电电源ＶＬＶｂTTL5.00.82.0ALSTT5.00.82.0ECL-5.2-1.5-1.1HCMOS5.00.93.6NMOS5.00.93.62.5.2逻辑扇出特性R2.5

6、.3容性负载及其影响tPD=tLH+tHL=2.2(RP+RN)C2.5.4CMOS电路的噪声容限设VOL和VOH是反相器的额定输出低电平和高电平，VIL和VIH是反相器输入端的阈值电压，则当反相器的输入Vi≤VIL时，反相器输出为高电平；Vi≥VIH时，反相器输出为低电平，当VIL≤Vi≤VIH时，电路处于不定态。VIL是保证可靠的逻辑“1”状态CMOS反相器的最大输入电压，VIH是保证可靠的逻辑“0”状态CMOS反相器的最小输入电压。于是，定义噪声容限为：低电平噪声容限NML=VIL-VOL高电平噪声容限NMH=VOH-VIHCMOS电路的噪声容限的分

7、析计算CMOS反相器的直流电压转移特性曲线VDVOH=VDDVOL=0VILVIHViCMOS电路的噪声容限对于典型的CMOS电路，VTN=1V，VTP=-1V，VDD=5V，CMOS电路的噪声容限对于NMOS电路，NML=1.38V，NMH=1.98V对于TTL电路，NML=0.4V，NMH=0.8V对于3.3V供电的CMOS电路，NML=1.4875V，NMH=1.4875V2.6CMOS逻辑门2.6.1CMOS或非门VDDM3M4baM1M2输入导通管截止管输出输出阻抗ba00M3，M4M1，M212RP01M1，M4M2，M30RN10M2，M3M

8、1，M40RN11M1，M2M3，M401/2RN2.6.2CMO