集成电路电路的基本制造工艺

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1、半导体制造工艺流程半导体制造工艺分类PMOS型双极型MOS型CMOS型NMOS型BiMOS饱和型非饱和型TTLI2LECL/CML半导体制造工艺分类一双极型IC的基本制造工艺：A.在元器件间要做电隔离区（PN结隔离、全介质隔离及PN结介质混合隔离）ECL（非饱和型）、TTL/DTL（饱和型）、STTL（饱和型）B.在元器件间自然隔离I2L（饱和型）半导体制造工艺分类二MOSIC的基本制造工艺：根据栅工艺分类A铝栅工艺B硅栅工艺其他分类根据沟道:PMOS、NMOS、CMOS根据负载元件:E/R、E/E、E/D双极型集成电路和

2、MOS集成电路优缺点双极型集成电路速度高、驱动能力强、模拟精度高,但功耗和集成度方面却无法满足越来越大的系统集成的要求。CMOS集成电路低功耗、集成度高、抗干扰能力强，但其速度低，驱动能力差，在既要求高集成度又要求高速的领域中无能为力。半导体制造工艺分类Bi-CMOS工艺：把双极器件和CMOS器件同时制作在同一芯片，综合了双极器件的高跨导、强负载能力和CMOS器件的高集成度、低功耗的优点，取长补短。A.以CMOS工艺为基础P阱N阱B.以双极型工艺为基础典型的PN结隔离的掺金TTL电路工艺流程一次氧化衬底制备隐埋层扩散外延淀

3、积热氧化隔离光刻隔离扩散再氧化基区扩散再分布及氧化发射区光刻背面掺金发射区扩散反刻铝接触孔光刻铝淀积隐埋层光刻基区光刻再分布及氧化铝合金淀积钝化层中测压焊块光刻纵向晶体管刨面图CBENPCBENPN+p+NPNPNP横向晶体管刨面图CBENPPNPP+P+PPNPN晶体管刨面图ALSiO2BPP+P-SUBN+ECN+-BLN-epiP+双极晶体管p衬底n+pn+金属接触CEB圖3.131.衬底选择P型Siρ10Ω.cm111晶向,偏离2O~5O第一次光刻—N+埋层扩散孔1。减小集电极串联电阻2。减小寄生PNP管的影响S

4、iO2P-SUBN+-BL要求：1。杂质固浓度大2。高温时在Si中的扩散系数小，以减小上推3。与衬底晶格匹配好，以减小应力涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—N+扩散(P)外延层淀积1。VPE（Vaporousphaseepitaxy)气相外延生长硅SiCl4+H2→Si+HCl2。氧化Tepi>Xjc+Xmc+TBL-up+tepi-oxSiO2N+-BLP-SUBN-epiN+-BL第二次光刻—P+隔离扩散孔在衬底上形成孤立的外延层岛,实现元件的隔离.SiO2N+-BLP-SUB

5、N-epiN+-BLN-epiP+P+P+涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜--清洗—P+扩散(B)第三次光刻—P型基区扩散孔决定NPN管的基区扩散位置范围SiO2N+-BLP-SUBN-epiN+-BLP+P+P+PP去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—基区扩散(B)第四次光刻—N+发射区扩散孔集电极和N型电阻的接触孔,以及外延层的反偏孔。Al—N-Si欧姆接触：ND≥1019cm-3，SiO2N+-BLP-SUBN-epiN+-B

6、LP+P+P+PPN+去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—扩散第五次光刻—引线接触孔SiO2N+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗第六次光刻—金属化内连线：反刻铝SiO2ALN+N+-BLP-SUBN-epiN+-BLP+P+P+PPN-epi去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗—去膜—清洗—蒸铝中速

7、TTL电路版图设计规则(μm)最小套刻间距5最小隔离槽宽度10元件与隔离槽最小间距18埋层与隔离槽最小间距18基区和集电极孔最小间距5最小发射极孔8×8最小基极孔宽8最小集电极孔宽8最小电阻条宽10电阻条间最小间距7最小电阻引线孔8×8铝条最小宽度(包括两边覆盖2μm)10长铝条最小间距10短铝条最小间距5键合点最小面积100×100两键合点最小间距70隔离槽外边界与键合点之间的最小间距150划片间距400（1976年）（1986年）最小面积晶体管集成电路版图设计通常是由集成电路中晶体管版图开始的，而该晶体管版图通常是最小

8、面积晶体管的版图。因此，掌握什么是最小面积晶体管，其版图是如何确定的非常重要。另外，掌握集成电路制造中常用的各种晶体管版图及其对应的工艺剖面结构也是十分重要的。最小面积晶体管--由图形最小尺寸（图形最小线宽和图形最小间距）构成的晶体管。如图所示的最小面积晶体管，隔离框内管芯面积为6064μm2，如果槽宽