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1、第1章集成电路的基本制造工艺1.6一般TTL集成电路与集成运算放人器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放人器电路的外延层电阻率比一般TTL集成电路的外延层电阻率高。第2章集成电路中的品体管及其寄生效应复习思考题2.2利用截锥体电阻公式，计算TTL“与非”门输出管的Qs，其图形如图题2.2所示。提示：先求截锥体的高度T_Tepi~*jc~~me-epi^BL-up然后利用公式r喘•貯rC2—Rs-BLpTb/aWL9a-b注意：在计算W、L时，应考虑横向扩散。2.3伴随一个横向PNP器件产生两个寄生的PNP晶体管，试问当横向PNP器件在4种可能的偏置情况下，哪一•种偏置会
2、使得寄生晶体管的影响最人？答：当横向PNP管处于饱和状态吋，会使得寄生晶体管的影响最大。2.8试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载卜,匕丸W0.4V,请在坐标纸上放人500倍画出其版图。给出设计条件如下：答：解题思路⑴由/。、&求有效发射区周长LEeff；⑵由设计条件画图%1先画发射区引线孔；%1由孔四边各距Da画出发射区扩散孔；%1由Da先画出基区扩散孔的三边；%1由画出基区引线孔；%1由Da画出基区扩散孔的另一边;%1由D.A先画出外延岛的三边；%1由画出集电极接触孔；%1由Da画出外延岛的另一边；%1由右画出隔离槽的四周；%1验证所画晶体管的么是否
3、满足＜0.4V的条件，若不满足，则要对所作的图进行修正，直至满足卩血＜0.4V的条件。(V0L=V^s+I.rcs及己知%=0.05V)第3章集成电路中的无源元件复习思考题3.3设计一个4kQ的基区扩散电阻及其版图。试求：(1)可取的电阻最小线宽叫罰二?你取多少？答：12um(2)粗估一下电阻长度，根据隔离框面积该电阻至少要儿个弯头？答：一个弯头第4章晶体管晶体管逻辑(TTL)电路复习思考题4.4某个TTL与非门的输出低电平测试结果为VOL=V0试问这个器件合格吗?上机使用时有什么问题？答：不合格。4.5试分析图题4.5所示STTL电路在导通态和截止态时各节点的电压和电流，假定各管的0=20
4、,叫防和一般NPN管相同，VfiCF=0.55V,VC£S=0.4~0.5V,VC£S1=0.1〜0.2V。答：(1)导通态(输出为低电平)=2.IV,Vfi2=1.55V,V53=1.2V,Vg4=0.5V,VB5=0.8V,二I/i}—2」加1Ir?=IC2-4.9/nA,IR4«Ie3uIR5u0.25mAIb3—0.012mA,Ib4u0，厶5=3.4/tiA,IB6=IRBG=0.2/nAI=7mA,Ic6=IRC6=3.2mA,ICCL=1.2mA（2）截止态（输出为高电平）=1.1V,Ve2=0.5V,Vei=4.95V,VB4=4.2VIr=Ib=2.H9mA,IR4—2.
5、mA,IB2—IB5=IB6»0,‘胆与'（）有关CCH=IR+//?2+【R4+IB44.7要求图题4.7所示电路在低电平输出吋带动20个同类门，试计算输出管$的集电极串联电阻的最大值rCS5,max是多少?答：24Q4.8试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因，并写出F,F'的逻辑表达式。答：F=~A+BC,F=ABC4.9写出图题4.9所示电路的输入与输出的逻辑关系。答：~ABC^~DE4.11写出图题4.11所示电路的Q与A,B的逻辑关系，并说明为什么输出级一定要川有源泄放电路。答：Q=A㊉B第5章发射极耦合逻辑(ECL)电路不做习题第6章集成注入逻辑(厂厶
6、)电路不做习题第7章MOS反相器复习思考题7」已知一自举反相器如图题7.1所示，其负载管的W/L=2，设其他参数为吟=0.7V,VDD=5V,^=1xI0_5A/V2,忽略衬底偏置效应。(1)当VlH=VDD吋，欲使Vol=0.3V,驱动管应取何尺寸？答:7.2有一E/DNMOS反相器，若VTE=2V,VTD=2V,=25,VDD=5V3(I)求此反相器的逻辑电平是多少?20皿％)第8章MOS基本逻辑单元复习思考题8.2图题8.2为一E/DNMOS电路。(1)试问此电路可实现何种逻辑运算？答：A㊉B(2)设VDD=5V,VTD=-3V,VTE=IV,输入高电平为V1H=VDD,输入低电平为求齐
7、种输入情况下电路的直流工作状态、齐结点电位、齐支路电流及直流功耗。答：⑴设端匕=%=()卩，而A端乂分两种情况:①输入高电平匕=VDD=5VVw=0.063VV,v=0.063VVr=5VPD=0.3mW②输入低电平匕=vlL=ovyM=5VVv=0.127VVY=0.21V=/a/2=0.03mA=IM4=IM5=（）ZW8=fM9=0=IM1=0.03加4=
