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时间:2020-07-22
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1、DigitalIntegratedCircuitsADesignPerspectiveTimingIssuesJanM.RabaeyAnanthaChandrakasanBorivojeNikolićJanuary20031SynchronousTiming2TimingDefinitions3LatchParametersDClkQDQClktc-qtholdPWmtsutd-qDelayscanbedifferentforrisingandfallingdatatransitionsT4RegisterParametersDClkQDQClktc-qtholdTtsuDelays
2、canbedifferentforrisingandfallingdatatransitions5ClockUncertaintiesSourcesofclockuncertainty6ClockNonidealitiesClockskewSpatialvariationintemporallyequivalentclockedges;deterministic+random,tSKClockjitterTemporalvariationsinconsecutiveedgesoftheclocksignal;modulation+randomnoiseCycle-to-cycle(s
3、hort-term)tJSLongtermtJLVariationofthepulsewidthImportantforlevelsensitiveclocking7ClockSkewandJitterBothskewandjitteraffecttheeffectivecycletimeOnlyskewaffectstheracemarginClkClktSKtJS8ClockSkew#ofregistersClkdelayInsertiondelayMaxClkskewEarliestoccurrenceofClkedgeNominal–/2Latestoccurrence
4、ofClkedgeNominal+/29PositiveandNegativeSkew10PositiveSkewLaunchingedgearrivesbeforethereceivingedge11NegativeSkewReceivingedgearrivesbeforethelaunchingedge12TimingConstraintsMinimumcycletime:T-=tc-q+tsu+tlogicWorstcaseiswhenreceivingedgearrivesearly(positive)13TimingConstraintsHoldtimeconst
5、raint:t(c-q,cd)+t(logic,cd)>thold+WorstcaseiswhenreceivingedgearriveslateRacebetweendataandclock14ImpactofJitter15LongestLogicPathinEdge-TriggeredSystemsClkTTSUTClk-QTLMLatestpointoflaunchingEarliestarrivalofnextcycleTJI+d16ClockConstraintsinEdge-TriggeredSystemsIflaunchingedgeislateandre
6、ceivingedgeisearly,thedatawillnotbetoolateif:MinimumcycletimeisdeterminedbythemaximumdelaysthroughthelogicTc-q+TLM+TSU7、ClockConstraintsinEdge-TriggeredSystemsMinimumlogicdelayIflaunchingedgeisearlyandreceivingedgeislate:Tc-q+TLM–TJI,1 当前文档最多预览五页,下载文档查看全文 侵权申诉 举报 1 1 2 3 4 5 / 80 此文档下载收益归作者所有 下载文档 当前文档最多预览五页,下载文档查看全文 点击下载本文档 版权提示 下载文档 举报 温馨提示: 1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。 2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。 3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。 4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。 相关文章 更多 《CMOS数字集成电路》PPT课件 《CMOS集成电路》PPT课件 《CMOS集成电路》课件 超大CMOS集成电路原理chapter10 CMOS超大规模集成电路设计课件.ppt 超大CMOS集成电路原理cha.ppt 超大CMOS集成电路原理课件.ppt CMOS集成电路的工作原理.doc CMOS集成电路设计基础ppt课件.ppt 模拟CMOS集成电路设计ppt课件.ppt 相关标签 ppt 课件 超大 集成电路 原理
7、ClockConstraintsinEdge-TriggeredSystemsMinimumlogicdelayIflaunchingedgeisearlyandreceivingedgeislate:Tc-q+TLM–TJI,1
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