最新Verilog课件 第十一讲 数字系统设计原则与设计实例.ppt

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1、第十一讲数字系统设计原则与设计实例硬件原则面积和速度的平衡与互换原则同步设计原则同步系统时钟与复位规划自顶向下设计原则设计实例本讲要点与实验要求硬件原则硬件原则主要是针对HDL设计代码编写而言，特别是具有软件编程经验的初学者，片面追求代码的简短、整洁，如大量使用for循环，而对HDL描述要实现的电路不胜了解。HDL仿真代码不受硬件原则约束。硬件原则主要是指：硬件描述语言（HDL），如verilog，本质上是硬件的抽象描述。HDL描述的最终目标是生成芯片内部的实际电路。HDL描述与软件语言，如C语言，有本质的区别。

2、因C语言编译后，基本上是在设计好的硬件电路（CPU）中按顺序运行的，而HDL描述的是硬件电路本身。评价一个HDL描述的质量，主要看该HDL是否能够与综合工具配合，按设计者的构想合理地生成硬件电路。硬件原则按硬件原则，HDL的正确编写方法是：设计者要对所设计的硬件电路功能十分清楚。合理安排电路的数据流和控制逻辑，构思RTL级电路体系结构。掌握综合工具要求和性能。用适当的、综合工具能理解的HDL语言描述出来。目前纯行为级的综合还不成熟，RTL级综合仍是主流。在目前主流综合工具中，部分行为描述语句可以综合，如c<=a*

3、b的乘法语句，quartus2内嵌综合工具会综合成LPM乘法宏模块。那些行为描述可以综合，决定于具体的综合工具，可参考综合工具的使用手册。面积和速度的平衡与互换原则面积是指一个设计消耗的逻辑资源数量，对FPGA可以用触发器和组合逻辑单元来度量。速度指设计在芯片上稳定运行时能够达到的最高频率。面积和速度是一对矛盾的需求。要求一个设计同时具有设计面积最小，运行速度最高是不现实的。平衡的设计目标是：在满足设计工作速度要求的前提下，占用最小的芯片面积；或芯片面积一定的情况下，使设计的工作速度最高。对应的综合工具有相关的综

4、合策略，如面积优先、速度优先或平衡方式。面积和速度的互换是IC设计的重要思想。如果一个设计时序余量较大，即工作速度远高于设计要求，就可以考虑采用串行方式复用部分逻辑，用速度换面积；反之工作速度不够时，可采用并行处理提高工作速度，即用面积换速度。当面积和速度设计要求不能同时满足时，采用速度优先原则。乒乓操作mux1:2处理单元1处理单元2mux2:1缓存1缓存2串并转换串并转换1:2处理单元1处理单元2并串转换2:1流水线概念Reg组合逻辑延时：Delay=T1+T2+T3RegRegRegRegRegT1T3T2

5、同步设计原则早期的IC设计常用异步设计，如行波计数器和异步脉冲发生器等，以减少设计面积。异步设计时序控制相当繁杂而困难，且目前EDA工具多不支持异步设计，较大规模的异步设计十分费时费力。随着IC技术发展，减少器件资源已不是主要问题，设计的稳定可靠、与工艺无关，减少设计周期更为重要。因此同步设计是目前IC设计的重要原则之一。同步系统设计中的基本问题：设计必须满足同步触发器的建立、保持时间。同步系统时钟、复位的合理规划。注意同步时钟域间信号的转换。同步系统时钟的规划在同步数字系统设计中，设计不良的时钟将导致系统错误的

6、行为，特别是在温度、电压或制造工艺存在偏差的情况下，很容易出现问题，所以可靠的时钟规划设计是非常关键的。在数字逻辑设计时通常有以下三种时钟方式：全局时钟门控时钟行波时钟全局时钟对于一个同步数字系统设计项目来说，全局时钟是最简单和可预测的时钟。在FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发器。FPGA一般都具有专门的全局时钟引脚，在设计项目时应尽量采用全局时钟，它能够提供器件中最短的时钟到输出的延时和时钟偏移。时钟偏移时序电路在FPGA中实现时，若不用全局时钟，

7、由于时钟各部分连线长短不一致，虽然多个触发器共用一个时钟信号，但触发器时钟端的信号延时并不相同，信号会发生不同的畸变，构成时钟信号偏移。DQ_AA3.03.1CLKDinDQ_BB12.53.1DQ_CC3.03.3(a)ExpectedoperationCLKQ_AQ_BQ_C(b)ClockskewedversionA&CQ_AQ_BQ_C(c)B不可靠门控时钟例如图示门控时钟将不能正常工作，因RCO信号有毛刺。QDOUTQAQBQCENCLKENABLERCODATA不希望的毛刺希望的时钟上升沿不可靠的门控

8、时钟转换为全局时钟QDPRNCLRNENAOUTQAQBQCENCLKENABLERCODATA3位二进制可逆计数器使能的时钟上升沿与原设计等效作为使能信号毛刺无影响行波时钟所谓行波时钟是指一个触发器的输出用作另一个触发器的时钟输入。如果仔细设计，行波时钟可以像全局时钟一样可靠工作，但是行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器时钟之间产生较大