05.4电平异步时序逻辑电路设计

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1、5．3电平异步时序逻辑电路的设计1．建立原始流程表根据原始时间图或总态图形成流程表，建立过程如下：⑴画出典型输入、输出时间图并设立相应状态画时间图时应正确体现设计要求，满足不允许两个或两个以上输入信号同时变化的约束条件，并尽可能反映输入信号在各种取值下允许发生的变化。5．3．1设计步骤例：某电平异步时序电路有两个输入x1和x2，一个输出Z。输入输出关系为：当x1x2的变化序列为00→01→11时，Z=1，否则Z=0。画出典型输入、输出时间图，并设立相应状态。⑵建立原始流程表①画出原始流程表，填入稳态和相应输出②填入非稳

2、态并指定非稳态下的输出③填入无关状态和无关输出解：⑴画出典型输入、输出时间图，并设立相应状态t0t1t2t3t4t5t6t7t8t9t10x1x20010000111101101001011x1x2Z①②①③④⑤④⑥①②④例：某逻辑电路有两个输入x1和x2，一个输出Z。输入输出关系为：当x1x2=00时Z=0，此后x1x2=01或x1x2=10时Z=1；当x1x2=11时Z=1，此后x1x2=01或x1x2=10时Z=0。作出此电路流程表。二次状态激励状态Y/输出ZYx1x2=00x1x2=01x1x2=11x1x2=

3、101234561/03/16/04/12/15/0⑵建立原始流程表①作原始流程表，填入稳态和相应输出时间图中标出6个稳态，将各稳态和输出填入表内与二次状态、输入取值对应的行、列位置。②填入非稳态及输出，完善流程表。根据状态转移关系和非稳态下输出法则，在流程表中填入非稳态及输出。二次状态激励状态Y/输出ZYx1x2=00x1x2=01x1x2=11x1x2=101234561/01/d1/d1/01/03/d3/16/d6/04/14/14/14/d4/d2/d2/15/d5/0③填入无关状态和无关输出对表中各稳态下输

4、入变化不允许到达的列，填入无关状态和输出“d”。二次状态激励状态Y/输出ZYx1x2=00x1x2=01x1x2=11x1x2=101234561/01/d1/dd/d1/01/03/dd/d3/16/dd/d6/0d/d4/14/14/14/d4/d2/d2/1d/d5/d5/0d/d化简2．化简流程表原始流程表的化简建立在状态相容基础上。原始流程表的每一行代表一个稳态，相容状态的概念被引申到相容行的概念。相容行：如果原始流程表中两行（或多行）的每一列的激励状态和输出状态都是相容的，那么这两行就是相容行。在检查激励状

5、态时，按以下原则确定稳态、非稳态和任意状态的相容性。①稳态i和非稳态i相容，合为稳态i②若稳态i与稳态j相容，则稳态i与非稳态j相容，非稳态i、j相容③稳态i和非稳态i均与任意状态“d”相容④任意状态“d”与任意状态“d”相容引入相容行概念后，原始流程表的化简与不完全给定状态表的化简过程相同，其一般步骤为：作隐含表，找出相容行；作合并图，求出最大相容行类；从相容行类中选择一个最小闭覆盖；作出最简流程表。解：①作隐含表，找出相容行。2√3√√42,53,652,5×√√63,6√×√√123452,53,6根据相容行判断

6、规则，经顺序比较和关联比较，可找出相容行对。（表中打“√”处为相容行对）例：化简原始流程表②作合并图，求最大相容类12354最大相容类为：(1，2，3)、(4，5，6)、(2，6)，(3，5)。（略）从三个最大相容类中挑选(1，2，3)、(4，5，6)的集合，可满足覆盖、最小、闭合条件，因此为原始流程表的最小闭覆盖。④作出最简流程表将最小闭覆盖中的两个最大相容类(1，2，3)、(4，5，6)分别用A、B表示，代入原始流程表，可得最简流程表。二次状态激励状态Y/输出Zyx1x2=00x1x2=01x1x2=11x1x2=

7、10ABA/0A/0A/1B/0B/1B/1A/1B/0③选择最小闭覆盖3．状态编码根据化简后的状态数目确定二进制代码的位数，并选择状态分配方案，将每个状态用一个二进制代码表示。在同步时序逻辑电路设计中，选择分配方案主要考虑化简。而在电平异步时序逻辑电路设计中，选择分配方案主要考虑临界竞争。为消除临界竞争，在确定分配方案时采用相邻状态，相邻分配方法。相邻状态：是指稳态下输入取值作相邻变化时，需要直接转换的状态。相邻分配：是指分配给相邻状态的代码，为相邻代码（仅一位不同）。按此原则，可保证状态转移时仅有一个状态变量变化，

8、可避免竞争。为了体现各状态的相邻关系，用圆圈表示状态，用线段连接两个相邻状态，可得到状态相邻图。例：对下列流程表进行状态编码。二次状态激励状态Y/输出Zyx1x2=00x1x2=01x1x2=11x1x2=10ABCDAACCABADBBDDCBCD根据“相邻状态相邻分配”原则，流程表中A、B，A、C，C、D为相邻状态。由此可作出